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Item 毫米波之寬頻可變增益放大器與功率放大器設計(2023) 陳鈞霖; Chen, Chun-Lin隨著全球進入5G通訊的時代，毫米波的研究和發展越來越重要。其中毫米波所擁有的優勢為高速傳輸速率、較寬的頻寬和較低的延遲，因此，毫米波的運用變成眾人的發展目標。本論文將分別使用90-nm互補式金屬氧化物半導體製程和65-nm互補式金屬氧化物半導體製程，來實現主頻為28 GHz的寬頻增益放大器與寬頻功率放大器。第一個電路為28 GHz寬頻增益放大器，使用兩極皆為疊接組態增加整體的增益，同時使用第一級電流控制架構和基極偏壓技術，來達成較寬高的可變增益範圍，在可變增益範圍維持的前提下，使用共振腔及相位反轉技術達到低相位差。在這顆電路中，實現27 GHz～40 GHz的頻寬，增益皆大於16 dB，可變增益範圍皆可達到6.7，而相位差則低於5度。第二個電路為28 GHz寬頻功率放大器，利用兩級串接的方法增加電路的增益，同時利用變壓器來當作匹配網路和功率結合的元件，第二級放大器採用F類來提高效率。當操作頻率為28GHz時，功率增益(Power gain)為25.588 dB，飽和輸出功率(Psat)為16.558 dBm，最大功率附加效率Peak PAE約為44.821 %，1-dB增益壓縮點之輸出功率(OP1dB)約為12.941 dBm，整體靜態電流約為15.64 mA，功率消耗為18.768 mW。Item 28GHz砷化鎵增強型pHEMT功率放大器與PIN二極體切換器設計(2021) 謝雲岳; Hsieh, Yun-Yueh第一顆電路為內具線性器之28 GHz二級功率放大器，透過傳輸線匹配網路達成輸出功率阻抗匹配、輸入共軛匹配之效果。當VG = 0.5 V時，且線性器為關閉狀態(Vctrl = 0 V)時，在頻率為28 GHz下，其功率增益(Power gain)約為21.16 dB，飽和輸出功率Psat約為24.63 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為24.01 dBm，最大功率附加效率Peak PAE約為36.41 %，而當線性器為開啟狀態((Vctrl1 = 0.35 V、Vctrl2 = 0.15 V)且頻率為28 GHz時，IMD3在-40 dBc時的輸出功率為16 dBm，整體晶片佈局面積為1 mm × 2 mm。第二顆電路為28 GHz PIN二極體切換器，採用四分之一波長線的SPDT架構。當操作頻率為28 GHz且VON為-4 V、VOFF為1.3 V時， 插入損耗約為2.15 dB，輸入輸出反射損耗(S11、S22)分別為14.07 dB與9.92 dB，0.1-dB增益壓縮點之輸入功率(IP0.1dB)約為17 dBm，整體晶片佈局面積為1 mm × 1 mm。Item 應用於77 GHz汽車防撞雷達系統之毫米波積體電路設計(2012) 林繼揚本論文主要針對77 GHz汽車防撞雷達微波CMOS射頻前端RFICs以及毫米波電路設計研究討論，晶片製作透過國家晶片中心提供的標準TSMC CMOS 90nm製程，內容分為兩個部分，第一個部分為介紹毫米波汽車防撞雷達研究背景，第二部分為毫米波CMOS RFICs之設計與量測。 論文將介紹三個電路，第一個為低雜訊放大器，此設計頻率為71至77 GHz設計上採用三級串接，第一級為共源級組態，主要考量於低雜訊之訴求，第二級與第三級將採用疊接組態，疊接組態將提供高增益，來滿足系統所需之規格，本設計考量將在疊接組態之增益以及雜訊指數，利用中間匹配電感來設計，其電感可以使疊接組態之雜訊指數降低，並可以提高增益，本論文於第三章內容將作設計考量分析，而量測結果在74 GHz時有最小雜訊指數 6.17 dB，增益高達20 dB以上，晶片面積為0.596 ╳ 0.583 mm2。第二個電路為功率放大器，此設計操作頻率為71至77 GHz，設計考量於功率為重，因此在架構上選擇較大之電晶體，且採用疊接組態提高增益，量測結果於頻率71至77 GHz增益維持在20 dB，其晶片面積大小為0.596 ╳ 0.596mm2。第三部分為混頻器，採用環型混頻器架構，系統主要於低LO功率，以及低功率消耗，供應電壓為1.2 V，操作頻率在71至77 GHz，降頻混頻器之OP1dB發生在輸入RF功率為-3 dBm時有-0.5 dBm輸出功率。Item 利用變壓器功率合成技術之5.2 GHz互補式金氧半導體功率放大器研製(2014) 歐陽弘文近幾年來，隨著無線通訊的快速發展，對於無線網路所要求的吞吐量也越來越高，且由於較低頻的2.4 GHz頻帶使用過於壅塞，導致電路設計上朝向同樣免授權免付費的5 GHz U-NII(Unlicensed National Information Infrastructure)頻帶發展，此外，對於無線收發器來說，功率放大器扮演著舉足輕重的角色，以往，為達高輸出功率與高效率，設計上會以砷化鎵(GaAs)製程為主，然而，互補式金氧半導體(CMOS)製程有著低成本及系統晶片整合的優點，故以5 GHz U-NII頻帶為重心的互補式金氧半導體功率放大器已成為現在的新趨勢，因此本論文將從電路設計的角度切入，設計及實現三個使用不同功率合成技術的5.2 GHz互補式金氧半導體功率放大器。 第一個電路為直接並聯功率合成技術之5~5.8 GHz功率放大器，將兩組功率元件直接並聯，藉此提高輸出功率，晶片佈局面積為0.875×0.705 mm2，在5.2 GHz時之量測增益(S21)為12.3 dB，並達到23.1 dBm的飽和輸出功率(Psat)，18.6 dBm的1dB增益壓縮輸出功率(OP1dB)及19.8%的最高功率輔助效率(PAE)，寬頻功率匹配架構的使用，使得功率放大器從5~5.8 GHz的飽和輸出功率為22.6±0.5 dBm。 第二個電路為兩路變壓器功率合成技術之5.2 GHz功率放大器，為了達到高功率輸出，利用變壓器實現功率合成，晶片佈局面積為1.2×0.6 mm2，量測增益(S21)為15.14 dB，飽和輸出功率(Psat)為25.81 dBm，1dB增益壓縮輸出功率(OP1dB)為21.42 dBm，最高功率輔助效率(PAE)為27.58%。 第三個電路為串聯結合變壓器功率合成技術之5.2 GHz功率放大器，藉由堆疊每一功率元件的電壓，進而抬高整體的輸出電壓及功率，晶片佈局面積為1.2×1 mm2，量測增益(S21)為13.37 dB，飽和輸出功率(Psat)為27.63 dBm，1dB增益壓縮輸出功率(OP1dB)為23.45 dBm，最高功率輔助效率(PAE)為19.18%。Item X頻帶CMOS功率放大器設計(2014) 王人緯; Jen-Wei WangX 頻帶有許多重要的應用，如軍事、雷達、衛星通訊及科學研究等。在過去，砷化鎵(GaAs)擬晶性高電子遷移率電晶體(Pseudomorphic High Electron MobilityTransistor, pHEMT)擁有高崩潰電壓、低雜訊等優點因此成為X 頻帶的主流。近年來，由於製程的改進，使CMOS 製程適合應用於X 頻帶，然而由於CMOS 製程中低崩潰電壓元件與高損耗的矽基板，在X 頻帶中高功率表現的CMOS 功率放大器設計仍是個挑戰。本論文基於 0.18 μm CMOS 製程，提出兩個應用於CMOS X 頻帶的功率放大器。第一個晶片採用兩路直接並聯電晶體與功率結合變壓器，透過最佳化變壓器之尺寸與輸入匹配電容，可達到雙倍輸出功率與較小的晶片面積。經由量測結果，第一顆功率放大器在10 GHz 飽和功率(Psat)輸出為23.1 dBm，功率附加效率(PAE)為12%。此晶片在8.6 GHz 有最佳表現，飽和功率(Psat)輸出為24.8 dBm，功率附加效率(PAE)為20%。含pad 之晶片面積為0.78 mm2。為了進一步提升輸出功率，第二顆晶片採用平行結合變壓器(PCT)技術，結合三組差動式功率放大器。由於較小的元件的尺寸，阻抗轉換比降低，因此簡化了輸出匹配網路設計。經由量測結果，第二顆功率放大器在10 GHz 達到了高的飽和功率(Psat)26 dBm，功率附加效率(PAE)為12.5%。此晶片在9GHz 有最佳表現，飽和功率(Psat)輸出為27.1 dBm，功率附加效率(PAE)為22%。含pad 之晶片面積只有0.88 mm2。Item V頻帶功率放大器與I/Q調變器設計(2013) 鍾懿威; Yi-Wei Chung本論文研製之方向為一毫米波發射機系統的子電路分析─功率放大器(Power Amplifier, PA)與I/Q調變器(I/Q Modulator)，電路操作於V頻帶，使用的製程為台積電所提供的TSMC CMOS 90nm RF 1P9M標準製程。 隨著無線通訊技術的迅速發展，射頻積體電路逐漸朝著更高的頻率、資料傳輸速率、寬頻且高整合性的方向前進；無須執照的V頻段具備有達成超高速率傳輸的可行性，係一個利於本次設計研發的頻段。而CMOS製程技術具有小面積、低成本、低功耗、與高整合度等優勢，係一在毫波米頻段極具吸引力的製程技術。 於各電路的模擬設計上採用了安捷倫所提供之ADS(Advanced design system)與電磁模擬軟體SONNET，而設計的電路為功率放大器(Power Amplifier, PA)與I/Q調變器(I/Q Modulator)兩個發射機系統的前端電路，其中功率放大器(Power Amplifier, PA)於設計上採用1：2：4的三級共源極(common source, CS)設計架構，其中第一級與第二級設定為驅動級(Drive Stage)，第三級為功率輸出級(Power Stage)，並在第三級加入一線性器，讓功率輸出有約略6 dBm左右的線性延長現象，於60 GHz的最大輸出功率為9.72 dBm，包含測試pad的晶片面積為0.711 × 0.657 mm2。 I/Q調變器(I/Q Modulator)於設計上，由最基本的混頻原理作為切入，完成一改良式Gilbert-cell混頻器(Modified Gilbert-cell Mixer)，並有效結合數學模型加以驗證一I/Q調變器(I/Q Modulator)的電路架構與模型，包含測試pad的晶片面積為0.6978×0.8126 mm2。Item 24 GHz與38 GHz功率放大器及線性化技術研究(2019) 洪傳奇; Hung, Chuan-Chi第一顆電路為利用直接匹配技術之38 GHz二級功率放大器，透過傳輸線匹配網路達成輸出功率阻抗匹配、輸入共軛匹配之效果。當操作頻率為38 GHz且功率放大器的VG與VDD為-0.5 V與4 V時，其功率增益(Power gain)約為15.63 dB，飽和輸出功率Psat約為20.31 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為18.9 dBm，靜態電流約為81.5 mA，最大功率附加效率Peak PAE約為23.8 %，整體晶片佈局面積為1.2 mm × 0.8 mm。 第二顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用共源極組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.2 V)，量測小訊號增益(S21)約為12.61 dB，輸入輸出反射損耗(S11、S22)分別為-7.81 dB與-13.23 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為14.12 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。 第三顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用共源極串級電阻組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.3 V)，量測小訊號增益(S21)約為12.43 dB，輸入輸出反射損耗(S11、S22)分別為-9.3 dB與-12.71 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為13.55 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。 第四顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用疊接組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.4 V)，量測小訊號增益(S21)約為11.56 dB，輸入輸出反射損耗(S11、S22)分別為-9.28 dB與-12.3 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為14.42 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。 第五顆電路為利用變壓器功率結合技術之38 GHz功率放大器，透過變壓器的功率結合與阻抗轉換特性來達成輸入共軛匹配與輸出功率匹配。當操作頻率為38 GHz且VG1為0.6 V時，功率增益(Power gain)約為15.07 dB，飽和輸出功率Psat約為19.98 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為15.05 dBm，靜態電流約為114 mA，最大功率附加效率Peak PAE約為29.42 %，整體晶片佈局面積為0.47 mm × 0.57 mm。 第六顆電路為利用變壓器電流結合技術之24 GHz功率放大器，採用二級功率放大器的方式以提升增益，接著使用變壓器電流結合技術來提高輸出功率。當操作頻率為24 GHz且VG1為1 V時，功率增益(Power gain)約為14.07 dB，飽和輸出功率Psat約為23.9 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為19.07 dBm，靜態電流約為354.06 mA，最大功率附加效率Peak PAE約為13 %，整體晶片佈局面積為0.99 mm × 0.91 mm。Item 應用於第五代行動通訊之28 GHz與38 GHz之功率放大器研究(2017) 林煜哲; Lin, Yu-Zhe第一個電路為利用變壓器功率合成技術之Ka頻帶之功率放大器，使用半圈之變壓器實現功率結合與阻抗轉換以達到節省晶片面積，在量測頻率28 GHz時，增益為10.13 dB，飽和輸出功率為21.69 dBm，OP1dB為16.48 dBm，最大功率附加效率Peak PAE為19.36 %，整體晶片佈局面積為0.29 mm2。 第二個電路為變壓器電流合成技術之Ka頻帶功率放大器，為了提升功率放大器的增益，採用二級功率放大器進行設計，再使用變壓器電流合成技術提升輸出功率，量測結果在28 GHz時增益為14.07 dB，飽和輸出功率為23.9 dBm，OP1dB為19.07 dBm，最高功率附加效率為13 %，晶片佈局面積為0.9 mm2。 第三個電路為利用直接並聯功率合成瓦級功率輸出之Ka頻帶功率放大器，為了達到高增益，透過三級放大器進行設計，並使用直接並聯功率合成提升輸出功率，量測結果在38GHz時增益為19.6 dB，飽和輸出功率為28.4 dBm，OP1dB為27.6 dBm，最高功率附加效率為22.92 %，整體晶片佈局面積為5.22 mm2。Item C頻帶互補式金屬氧化物半導體功率放大器與線性化技術研究(2017) 鄭怡建; Cheng, Yi-Chien第一顆電路為使用變壓器功率合成技術之C頻段功率放大器，以變壓器功率合成技術完成放大器功率結合，並藉由阻抗轉換特性達成輸出與輸入之阻抗匹配。當操作頻率為5.3 GHz且VG1為0.85 V時，功率增益約16.48 dB，飽和輸出功率(Psat)約為27.69 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為22.53 dBm，最大功率附加效率(PAE)約為28.34 %。整體晶片佈局面積為1.17 mm × 0.655 mm。 第二顆電路為具內建線性器之C頻段功率放大器，線性器架構採用共閘極串級二極體組態。當操作頻率為5.3 GHz，且VG1為1 V線性器開啟時，功率增益約14.25 dB，飽和輸出功率(Psat)約為27.06 dBm，1-dB增益壓縮點之輸出功率(OP1dB)從22.48 dBm提升至26.24 dBm，最大功率附加效率(PAE)約為23.94 %，三階交互調變失真IMD3在輸出功率約為18 dBm以前皆可抑制在-40 dBc左右。整體晶片佈局面積為1.14 mm × 0.64 mm。 第三顆電路為具內建線性器之C頻段功率放大器，線性器架構採用疊階組態。當操作頻率為5.3 GHz ，且VG1為0.85 V線性器開啟時，功率增益約11.98 dB，飽和輸出功率(Psat)約為26.84 dBm，1-dB增益壓縮點之輸出功率(OP1dB)從 22.69 dBm提升至24.7 dBm，最大功率附加效率(PAE)約為22.22 %，而三階交互調變失真IMD3在輸出功率約為18.5 dBm以前皆可抑制在-40 dBc左右。整體晶片佈局面積為1.14 mm × 0.64 mm。 第四顆電路為具內建線性器之C頻段功率放大器，線性器架構採用共閘極串級電阻組態。當操作頻率為5.3 GHz ，且VG1為0.85 V線性器開啟時，功率增益約13.1 dB，飽和輸出功率(Psat)約為26.94 dBm，1-dB增益壓縮點之輸出功率(OP1dB)從20.95 dBm提升至23.81 dBm，最大功率附加效率(PAE)約為25.05 %，而三階交互調變失真IMD3在輸出功率約為18.5 dBm以前皆可抑制在-40 dBc左右。整體晶片佈局面積為1.14 mm × 0.64 mm。Item 5.3 GHz互補式金屬氧化物半導體功率放大器與線性化技術研究(2017) 林佳龍; Lin, Chia-Lung本論文研製之三個5.3 GHz功率放大器分別利用變壓器功率合成技術、電流合成變壓器技術與內建線性器技術來設計，並實現於標準0.18-μm 1P6M互補式金屬氧化物半導體製程(Standard 0.18-μm 1P6M CMOS process)中。本論文之功率放大器量測包含了S參數與連續波訊號。 第一個電路為利用變壓器功率合成技術之5.3 GHz功率放大器，透過變壓器的阻抗轉換與功率結合之能力，達成輸入共軛匹配、輸出功率阻抗匹配與高輸出功率。當功率放大器的Vg1為0.85 V時，其功率增益(Power gain)約為18.19 dB，飽和輸出功率Psat約為26.10 dBm，1-dB增益壓縮點之輸出功率OP1dB約為21.20 dBm，靜態電流約為294.60 mA，最大功率附加效率Peak PAE約為21.30 %，整體晶片佈局面積為1.17 mm × 0.64 mm。 第二個電路為利用電流合成變壓器技術之5.3 GHz功率放大器，以第一個電路為基礎，為了得到更高的輸出功率，我們透過電流合成變壓器技術將其輸出端做功率結合，並達到輸出功率提升近3 dBm的效果。當功率放大器的Vg1為0.85 V時，其功率增益(Power gain)約為16.43 dB，飽和輸出功率Psat分別約為29.43 dBm，1-dB增益壓縮點之輸出功率OP1dB約為25.44 dBm，靜態電流約為610.50 mA，最大功率附加效率Peak PAE約為23.06 %，整體晶片佈局面積為1.09 mm × 1.16 mm。 第三個電路為具內建線性器之5.3 GHz功率放大器，以第二個電路為基礎，在其輸入端掛接一疊接組態線性器，並透過改變線性器之控制電壓Vctrl而達到控制功率放大器之線性度改善的程度。當功率放大器的Vg1為0.85 V且線性器開啟時，功率增益約14.04 dB，飽和輸出功率Psat約為28.66 dBm，1-dB增益壓縮點之輸出功率OP1dB約為25.11 dBm，最大功率附加效率Peak PAE約為21.00 %，三階交互調變失真IMD3在輸出功率約為19.45 dBm以前皆可抑制在-40 dBc左右，整體晶片佈局面積為1.09 mm × 1.16 mm。