理學院
Permanent URI for this communityhttp://rportal.lib.ntnu.edu.tw/handle/20.500.12235/3
學院概況
理學院設有數學系、物理學系、化學系、生命科學系、地球科學系、資訊工程學系6個系(均含學士、碩士及博士課程),及科學教育研究所、環境教育研究所、光電科技研究所及海洋環境科技就所4個獨立研究所,另設有生物多樣性國際研究生博士學位學程。全學院專任教師約180人,陣容十分堅強,無論師資、學術長現、社會貢獻與影響力均居全國之首。
特色理學院位在國立臺灣師範大學分部校區內,座落於臺北市公館,佔地約10公頃,是個小而美的校園,內含國際會議廳、圖書館、實驗室、天文臺等完善設施。
理學院創院已逾六十年,在此堅固基礎上,理學院不僅在基礎科學上有豐碩的表現,更在臺灣許多研究中獨占鰲頭,曾孕育出五位中研院院士。近年來,更致力於跨領域研究,並在應用科技上加強與業界合作,院內教師每年均取得多項專利,所開發之商品廣泛應用於醫、藥、化妝品、食品加工業、農業、環保、資訊、教育產業及日常生活中。
在科學教育研究上,臺灣師大理學院之排名更高居世界第一,此外更有獨步全臺的科學教育中心,該中心就中學科學課程、科學教與學等方面從事研究與推廣服務;是全國人力最充足,設備最完善,具有良好服務品質的中心。
在理學院紮實、多元的研究基礎下,學生可依其性向、興趣做出寬廣之選擇,無論對其未來進入學術研究領域、教育界或工業界工作,均是絕佳選擇。
Browse
12 results
Search Results
Item 以GHA實現快速主成分分析之硬體設計(2012) 林秀菊; Shiow-Jyu Lin本論文為實現快速主成分分析之硬體,提出三種GHA的硬體架構,分別為達成高速計算及最少的硬體資源消耗為目的。在高速計算的架構,所有主成分值計算與突觸權重值之更新,皆使用專屬的電路作並行之運算。對於高維度訓練資料之適用架構,以所有主成分值計算共用一個主成分計算電路輪流完成計算,並將訓練資料區塊化方式逐步更新每個神經元的突觸權重值。所有實現的硬體架構訓練取得之權重向量,應用在紋理的分類。Item 以FPGA實現非監督式Fuzzy c-means分群演算法之硬體架構設計(2011) 沈宗懋Fuzzy c-means演算法是一個非常常見的分群演算法,但是因在計算分群之前必須給定分群數,然而我們不能知道哪個分群結果是最好的,是屬於一種監督式的演算法。基於這個理由本論文提出了一個完全非監督式的Fuzzy c-means分群演算法(Unsupervised Fuzzy c-means Clustering Algorithm)並且實現其硬體電路架構,當Fuzzy c-means運算收斂結束,利用Xie和Beni所提出的群集有效性指標(Cluster Validity Index)來驗證分群的有效性,並且選擇出最佳的分群數目。在對於分群演算法的更新計算質量中心以及更新權重矩陣這兩個步驟在本電路裡整合為單一個更新步驟,來減少使用的儲存空間。並且藉由管線化來實現運作,可利用較低的資源得到更快的計算速度。 最後我們所提出的架構會在以FPGA(Field Programmable Gate Array)為基礎的可程式化晶片設計(System On a Programmable Chip , SOPC)之平台上做實際的驗證測試,經由數據結果的測試與比對可以發現本論文中的架構可以辨認出最適合的分群結果,達到非監督化。Item 以非監督式類神經網路實現高維度平行計算之主成分分析的硬體架構實現(2011) 林坤宏; Kun-Hong Lin本論文針對主成分分析(Principle Components Analysis, PCA)提出一個以Generalized Hebbian Algorithm (GHA)為基礎的高維度平行計算之硬體架構。 我們希望利用硬體的特性來達到平行計算能力,進而加速運算效能,同時希望透過擷取高維度的特徵向量來取得較好的分類成功率,在突觸權重向量更新單元,將原本m筆的資料切割成b等分,重複利用q份硬體電路來運算b次,即m=q×b,m指的是訓練資料的維度,b指的是我們將資料切割成幾等分,q指的是每一等分的資料量,如此一來就可達到硬體共享的機制,也將記憶單元共享給不同的計算元件使用,因此可以降低面積成本(Area Cost),也能實現較高維度的硬體架構。 我們將硬體電路實作在可程式化系統晶片(System on a Programmable Chip,SOPC)的平台中,並且利用此平台來測試與驗證實驗數據,根據實驗結果來證明我們所提出的硬體架構,是具有較好的分類成功率及較低的硬體資源消耗,也與軟體做時間測量比較,來驗證硬體的加速效能。Item 以快速傅立葉轉換為基礎之相位展開法則在可程式化系統晶片上之實現(2010) 游敦皓本論文提出一個以快速傅立葉轉換為基礎的相位展開法則硬體電路架構,此相位展開硬體電路架構的功能在於加速數位全像顯微鏡(Digital Holographic Microscopy, DHM)的相位展開運算。本架構會依據一個以快速傅立葉轉換為基礎的相位展開演算法則來設計並且實作硬體電路以計算出一個最小平方誤差解(minimum squared error solution)。硬體架構中包含四個主要單元:轉換前單元、快速傅立葉轉換單元、轉換後單元以及嵌入式記憶體,在架構中利用嵌入式記憶體當作暫存空間搭配上其他三個單元的運算來達到加速電路計算的效果。為了驗證本論文提出的硬體架構的正確性,會將本硬體電路設計成客製化的電路放入system on programmable chip(SoPC)系統來實際上測量系統的效能。實驗的結果顯示本論文提出的硬體電路架構可以有效的減少相位展開運算所需要花費的時間以及硬體資源的消耗量,適合於設計嵌入式的DHM系統。Item 適於多叢集Fuzzy C-Means分群演算法之硬體架構設計(2010) 楊政諺; Cheng-Yen Yang本論文提出一個適合在高叢集的Fuzzy c-means分群演算法硬體架構,同時對分群質量中心點和訓練向量作管線化架構(pipeline),可以獲得更低的硬體資源消耗和更高的計算速度。此外,合併以往迭代更新權重矩陣(membership coefficient matrix)以及質量中心成為單一的更新步驟,可以避免使用大量的儲存空間。 最後本論文所提出的硬體架構會在以FPGA為基礎的可程式化系統晶片設計(System On a Programmable Chip,SOPC)之平台上作實際的效能測試。由實驗的結果可知,本架構具備較低的計算複雜度、較低的硬體資源複雜度以及更高的效能。Item 以FPGA電路實現基因向量量化器設計之研究(2008) 林定寬; Ting-Kuan Lin本論文提出一個新的基因向量量化器(VQ)硬體電路架構,並且利用FPGA開發板實現;此架構是根據Steady-State Genetic Algorithm (GA)所設計而成;此電路包含了族群記憶體單元(population memory unit)、交配突變單元(crossover and mutation unit)、適應值計算單元(fitness evaluation unit)以及生存測試更新單元( survival test and update unit);要強調的是,為了降低面積複雜度(Area Cost),本架構只使用一塊族群記憶體,而且交配突變單元會同時執行來加快電路計算效能;除此之外,更設計了一個利用DMA Controller的Pipeline架構來完成適應值計算單元,並且設計了一個適合做生存測試更新單元的硬體排序電路;最後利用SOPC系統實現並實際測量硬體電路效能;實驗的結果顯示了此基因向量量化器(VQ)硬體電路對於VQ的最佳化是擁有高效能表現以及較少計算時間的優點。Item 以軟體模型為基礎的二元化類神經網路FPGA實現及驗證之研究(2018) 林琮憲; Lin, Tsung-Xian本論文主要提出一個以C語言為基礎的模型,能夠使深度學習模型架構更容易在硬體電路上實現並驗證。一般深度學習硬體實現方式是從類神經網路模型架構中取出參數,並實現於硬體電路上,但是一個典型的類神經網路模型會擁有龐大的參數及複雜的格式,再加上深度學習軟體都是在高階語言的環境下所架設,內部運作方式複雜,若直接在硬體電路上匯入參數會相當困難。本論文提出一個以C語言為基礎的模型來簡化深度學習硬體設計,由於C語言之架構與硬體描述語言(Verilog)相似,因此本論文以C語言做為實現網路模型之軟體,使得硬體電路在實現網路架構上更加容易。 本論文以一般的摺積類神經網路應用於圖像之辨識模型為例,由於一般的摺積類神經網路之權重為浮點數,在硬體上佔用許多的記憶體資源及複雜的運算。因此本論文採用二元化類神經網路之法則,以Sign Function將32bit浮點數簡化為1bit二進制碼。本論文的運算方式基於以乘法器及加法器做運算,以驗證硬體的正確性。 由本論文實驗可知,在C語言的實現成功後,相關的硬體驗證可更有效率且正確。Item LSTM法則應用於連續手勢辨識之研究──訓練系統軟體及辨識系統FPGA之實作(2018) 廖振瑋; Liao, Zhen-Wei本論文用LSTM類神經網路模型來做連續手勢之訓練及辨識系統,並且以FPGA來完成手勢辨識系統之硬體化實現。 資料蒐集方面,我們使用智慧型手機取得其內部感應器中的三維加速度器及三維陀螺儀數值做為我們的訓練資料及辨識資料。訓練及辨識方面,透過Keras平台對手機端蒐集的資料做訓練跟辨識,接著我們以C以及JAVA重建辨識系統,來協助此系統On-line及硬體化的實現。 辨識系統我們有著百分之九十八的辨識準確率,並且在完成的硬體電路有著低面積及低資源消耗。在高準確率跟低資源消耗的優點下,大大增加了本篇論文的應用性及實用性。例如可以與娛樂結合,讓玩家能透過感應器藉著手勢的揮舞做出移動或是攻擊的動作而不必透過按鈕,增加遊玩的真實感。Item 適用於菲涅爾轉換之快速計算及低面積複雜度硬體電路架構設計(2017) 吳啟濠; Wu, Ci-Hao本論文旨在於FPGA(Field Programmable Gate Array)平台上實作菲涅爾轉換之硬體架構實現。 本系統透過增加硬體電路與SDRAM(Synchronous Dynamic Random Access Memory)之間存取資料的頻寬,以達到低面積及高速運算之目的。一般的硬體電路在做龐大的資料運算時,都會耗費相當多的時間與主記憶體做資料的存取,而以往的菲涅爾轉換之硬體電路並沒有充分的使用存取記憶體的資料頻寬,使得電路運算時間增加,而降低電路的效能。 本論文之硬體架構是使用主動型態的記憶體讀寫電路,該電路有效的利用SDRAM所提供的記憶體的資料頻寬,來增進存取記憶體的效能,降低整體運算過程中所耗費掉的時間,達到高速運算之目的。由於電路運算所需要的資料都存放於SDRAM之中,而不需要使用到On-Chip RAM,因此電路整體面積較小,達到低面積之目的。Item 應用於3D數位全像重建系統之記憶體存取電路設計(2017) 史塏立; Shih, Kai-Li本論文目的為使用FPGA(Field Programmable Gate Array)平台設計實現可有效存取SDRAM(Synchronous Dynamic Random Access Memory)資料之硬體電路,並應用於3D數位全像重建系統。本系統使用DDR III(Double Data Rate III)1600 SDRAM(Synchronous Dynamic Random Access Memory),並使用突發模式(Burst Mode)進行資料傳輸;本電路擬在資料匯流排有限情況下,連續存取DDR III SDRAM的資料傳至系統內部記憶體(On-Chip Memory),改善一般無法存取大量記憶體頻寬之系統架構,並透過硬體實作降低韌體設計複雜度以及內部記憶體資源消耗。 在數位全像重建系統進行全像重建過程中,需要儲存大量影像資料於外部記憶體(DDR III 1600 SDRAM),而若直接由中央處理器(Central Processing Unit, CPU)存取外部記憶體資料則需耗費大量時間,因此需要直接記憶體存取(Direct Memory Access ; DMA)技術將外部記憶體資料傳輸至系統存取延遲較短之內部記憶體來解決此問題。 本系統之全像重建流程主要使用DDR III 1600 SDRAM作為影像資料儲存裝置,並使用直接記憶體存取技術將龐大影像資料從外部記憶體搬運至系統內部記憶體,而後使用菲涅耳轉換(Fresnel Transform)進行不連續相位重建,並使用餘弦轉換(Discrete Cosine Transform)進行相位展開、還原物體之真實連續相位,再根據重建之影像進行數值評估(Normalized Variance),以最高清晰度作為重建之焦距並進行正確焦距之重建,並提供新的自動對焦搜尋方式於系統中。 透過本系統於FPGA上與一般無法利用高記憶體頻寬之系統架構做兩者之間的比較,可得知本系統於不同記憶體間傳輸資料速度有顯著的提升,且使用新的焦距搜尋方式有效降低全像重新載入的次數,進而減少記憶體存取次數,降低系統整體消耗時間。