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Item 應用於28 GHz相移器與可變增益放大器設計(2020) 林谷容; Lin, Ku-Jung由於行動通訊系統的容量不敷使用，目前的研究逐漸轉向毫米波發展，其中包括了更高速的傳輸、更豐富的頻寬、低延遲等優點。在我國的首波5G釋照頻段中，分別有3.5 GHz、1800 MHz和28 GHz，較高的工作頻率可提供小型化的相位陣列系統，因此28 GHz的頻段在5G無線通訊的應用中是具有競爭力的。 本論文設計三個應用於28 GHz的電路，第一個電路為28 GHz五位元相移器，由180°之相位可反向衰減器(PIVA)、90°反射式相移器(RTPS)和三個開關式相移器(STPS)組成，整體晶片佈局面積(含PAD)為0.94 mm × 0.57 mm，操作頻率為27 GHz至29 GHz。量測結果顯示，在中心頻率28 GHz時，整體輸入輸出反射損耗分別小於 -14.1 dB及 -5.1 dB，均方根振幅誤差和相位誤差分別為0.5 dB和2.72°，此相移器屬於被動電路。 與第一個設計相比，第二個電路改善了設計的頻率響應，整體晶片佈局面積(含PAD)為0.94 mm × 0.57 mm，操作頻率為27.5 GHz至31.5 GHz，在中心頻率29.5 GHz時，模擬之輸入輸出反射損耗分別小於 -15 dB及 -12 dB，均方根振幅誤差和相位誤差分別為0.1 dB和0.2°。同樣地，此相移器也屬於被動電路。 第三個電路為28 GHz可變增益放大器，利用兩級電流控制(current steering)機制降低相位變化，同時維持一定的增益變化範圍(gain control range)，整體晶片佈局面積(含PAD)為0.65 mm x 0.58 mm。量測結果顯示，在28 GHz時小訊號增益範圍為2.8 dB至10.8 dB，整體輸入輸出反射損耗分別小於 -10.5 dB和 -13.9 dB，相位差為7.5º，OP1dB小於 -1.2 dBm，直流功耗為35.3 mW。Item 38 GHz可變增益放大器與單邊帶調變混頻器設計(2019) 林禎芳; Lin, Chen-Fang隨著毫米波頻段的發展，在相位陣列(Phase Array)架構的射頻收發器中，可變增益放大器及混頻器為重要的元件。由於互補式金氧半導體製程(CMOS)的進步，近年來已經可以將大部分的射頻電路整合在一起，且CMOS具有低功率消耗、低成本及高整合度的優勢，因此本論文將使用TSMC 65nm CMOS製程，設計實現38 GHz可變增益放大器與單邊帶調變混頻器。 第一個電路為38 GHz低相位變化之可變增益放大器，採用兩級的電流控制架構(Current Steering)，透過數位控制與相位補償技術，來維持在可變增益範圍內的低相位變化，及降低系統控制複雜度。當供應電壓Vdd為2 V，Vg1、Vg2分別為0.6 V、1.6 V時，在38 GHz有最高增益17.67 dB，可變增益範圍則是在2.61 dB ~ 17.67 dB，約有15.06 dB，相位差為2.69°，1-dB增益壓縮點之輸出功率OP1dB約為-0.68 dBm，整體功率消耗約為56.77 mW，整體晶片佈局面積為460 μm × 680 μm。 第二個電路為38 GHz單邊帶調變混頻器，藉由給予兩顆混頻器正交訊號，將兩個相差180°的輸出訊號合成後，會達到鏡像抑制之功能。由於我們使用來產生正交訊號的多相位濾波器(Poly Phase Filter)，對於製程變異相當敏感，因此最後實現的單邊帶調變混頻器有頻飄的狀況。當電晶體偏壓為0.4 V，LO驅動功率為3 dBm時，頻帶為31 ~ 40 GHz，增益範圍為-16.3 ± 0.5 dB，鏡像抑制則有35 dB，整體晶片佈局面積為710 μm × 770 μm。Item 低功率鎖相迴路與電壓控制振盪器之設計與實現(2013) 周健平; Jian-Ping Chou隨著無線通訊產業蓬勃發展，高速率傳輸資料是必需的。然而在無線通訊系統中需要穩定且乾淨的振盪源。因此鎖相迴路是相當重要的角色。本論文使用了TSMC CMOS 0.18-µm製程實現可操作在5.568 GHz頻段上的鎖相迴路以及使用TSMC CMOS 90-nm製程實現在K-band頻段上的變壓器回授之電壓控制振盪器。在這次設計操作在5.568 GHz頻段上的鎖相迴路過程中，我們使用低功耗的真單向相位時脈(True Single Phase Clock, TSPC)與低電壓操作的變壓器回授之電壓控制振盪器來達到節省功耗之效果。 本論文依序說明了應用於K-Band低功耗CMOS變壓器回授之電壓控制振盪器與鎖相迴路，分別在第三章與第四章呈現。在第三章實現出了一個低電壓且操作在K頻段上的電壓控制振盪器，其功率消耗為1 mW。其相位雜訊為-95.37 dBc/Hz @ 1 MHz。第四章設計了一個操作在5GHz頻段上的鎖相迴路，整體的功率消耗約為9.23 mW，其相位雜訊為-106.23 dBc/Hz @ 1 MHz與-121.63 dBc/Hz @ 10 MHz。Item 應用於77 GHz汽車防撞雷達系統之毫米波積體電路設計(2012) 林繼揚本論文主要針對77 GHz汽車防撞雷達微波CMOS射頻前端RFICs以及毫米波電路設計研究討論，晶片製作透過國家晶片中心提供的標準TSMC CMOS 90nm製程，內容分為兩個部分，第一個部分為介紹毫米波汽車防撞雷達研究背景，第二部分為毫米波CMOS RFICs之設計與量測。 論文將介紹三個電路，第一個為低雜訊放大器，此設計頻率為71至77 GHz設計上採用三級串接，第一級為共源級組態，主要考量於低雜訊之訴求，第二級與第三級將採用疊接組態，疊接組態將提供高增益，來滿足系統所需之規格，本設計考量將在疊接組態之增益以及雜訊指數，利用中間匹配電感來設計，其電感可以使疊接組態之雜訊指數降低，並可以提高增益，本論文於第三章內容將作設計考量分析，而量測結果在74 GHz時有最小雜訊指數 6.17 dB，增益高達20 dB以上，晶片面積為0.596 ╳ 0.583 mm2。第二個電路為功率放大器，此設計操作頻率為71至77 GHz，設計考量於功率為重，因此在架構上選擇較大之電晶體，且採用疊接組態提高增益，量測結果於頻率71至77 GHz增益維持在20 dB，其晶片面積大小為0.596 ╳ 0.596mm2。第三部分為混頻器，採用環型混頻器架構，系統主要於低LO功率，以及低功率消耗，供應電壓為1.2 V，操作頻率在71至77 GHz，降頻混頻器之OP1dB發生在輸入RF功率為-3 dBm時有-0.5 dBm輸出功率。Item 應用於 X 頻段之鎖相迴路與頻率合成器之設計與實現(2012) 施宏達隨著通訊產業發展蓬勃，在講求高資料傳輸速率的時代，許多應用已經都被發展到高頻段上，然而在這些高頻段應用的通訊系統皆需要一個穩定且純淨的振盪源，因此，鎖相迴路扮演了一個關鍵的角色。本論文使用了TSMC CMOS 0.18-µm 製程實現可操作在 X 頻段上的鎖相迴路與頻率合成器。在這次設計的過程中，我們使用電流再利用技術與變壓器回授型態的壓控振盪器來達到節省功耗之效果。 本論文依序實現了壓控振盪器、除頻器、鎖相迴路與頻率合成器，分別在第三章、第四章、第五章與第六章呈現。四個電路主要都是設計在 X 頻段上。第五章設計了一個操作在 X 頻段上的鎖相迴路，整體的功率消耗約為 38 mW，其相位雜訊為-94 dBc/Hz @ 1 MHz。在第六章整合了第三章、第四章與第五章實現出了一個低電壓且操作在 X 頻段上的頻率合成器，並且具有一組 2bits 的控制線，可切換三個頻道，其功率消耗為 36.76 mW。相位雜訊在 In-band 為-75 dBc/Hz @ 100 kHz 且在 out-band 為-120 dBc/Hz @ 10 MHz。Item V 頻帶CMOS低雜訊放大器設計與分析(2011) 林益璋; Yi-Jhang Lin隨著無線通訊技術快速發展，射頻積體電路朝向更高頻率、更高資料傳輸速率、更寬頻帶與高整合度發展。無需執照的60GHz頻段之數GHz頻寬逹成超高速率傳輸的可行性。在60GHz前端收發機中低雜訊放大器為其中一重要元件，低雜訊放大器被用來放大從天線接收之微弱訊號且具最小雜訊指數。我們採用CMOS製程技術製作，因CMOS製程技術具有小面積、低成本、低功率消耗與高整合度等優點，在毫米波頻段是極具吸引力的製程技術。 在本論文中設計二種符合V頻段規範CMOS低雜訊放大器，所採用製程為TSMC 90nm RF CMOS process。在第一個晶片我們實現V頻帶三級串接低雜訊放大器，第一級與第二級採用雜訊指數較低之共源級組態以降低整體放大器雜訊指數，第三級則採用疊接組態以提升增益，因此，此設計在55.5GHz時有5.4dB的雜訊指數有不錯的表現，包含測試pad之晶片面積為0.46mm2，且在56.6GHz有最大增益13.1dB。 在第二個晶片設計採用二級串接疊接組態架構，我們所提出疊接組態設計方法與傳統疊接組態設計方法相比，改善了穩定度、更低雜訊指數、更高的增益與更低功率消耗，雙級串接疊接組態放大器在56.9GHz達成18.95dB峰值增益，在65.5GHz有4.7dB雜訊指數，3dB頻寬範圍從54.7GHz到63.1GHz，當頻率為60GHz時IP1dB為-20dBm，整體功率消耗為15.3mW，包含pad之晶片面積為0.308mm2。Item 使用0.18-μm互補式金氧半製程之鎖相迴路與頻率合成器之設計與實現(2014) 黃紹緯; Shao-Wei Huang對於各類通訊系統而言，隨著操作頻率越來越高，鎖相迴路也在其扮演著越來越重要的角色，而為了適應不同通訊系統規格的應用，鎖相迴路所要求的電路規格也有所不同，但還是會以低功耗與低相位雜訊為主要目標，只是這些目標還有許多問題需要克服，因此如何在各種電路特性上做取捨是最重要的議題。 在第四章實現了應用於5 GHz的鎖相迴路，其使用變壓器回授的壓控振盪器與高速的TSPC除頻器，讓鎖相迴路能達成低功耗與降低相位雜訊的目標。此外我們在振盪器中增置一組變容器來提高電路的調變範圍，而量測的相位雜訊在正常偏壓下，載波偏移100 kHz處為-88.15 dBc/Hz；在載波偏移10 MHz處為-117.89 dBc/Hz，整體功率消耗為26.5 mW，若在低偏壓下，載波偏移100 kHz處為-90.88 dBc/Hz；在載波偏移10 MHz處為-115.8 dBc/Hz，整體功率消耗為12.12 mW，操作範圍為4.33~5.1 GHz。 第五章實現了應用於X頻段的頻率合成器，其使用交叉耦合對的LC振盪器架構、電流模式邏輯除頻器與多模除頻器，來達成降低相位雜訊的目標。並且我們在LC振盪器中增置一組電容來提高共振腔中的品質因素，以提高電路相位雜訊的表現，此外在預除電路的部分的，我們將電流模式邏輯除頻器的尾電流源部分刪除以增加其操作速度。量測的相位雜訊在正常偏壓下，載波偏移100 kHz處為-67.28 dBc/Hz；載波偏移10 MHz處為-119.3 dBc/Hz，整體功率消耗30.26 mW，若在低偏壓下，載波偏移100 kHz處為-67.28 dBc/Hz；載波偏移10 MHz處為-119.3 dBc/Hz，整體功率消耗17.01 mW，操作範圍為10.43~10.77 GHz。Item 利用變壓器功率合成技術之5.2 GHz互補式金氧半導體功率放大器研製(2014) 歐陽弘文近幾年來，隨著無線通訊的快速發展，對於無線網路所要求的吞吐量也越來越高，且由於較低頻的2.4 GHz頻帶使用過於壅塞，導致電路設計上朝向同樣免授權免付費的5 GHz U-NII(Unlicensed National Information Infrastructure)頻帶發展，此外，對於無線收發器來說，功率放大器扮演著舉足輕重的角色，以往，為達高輸出功率與高效率，設計上會以砷化鎵(GaAs)製程為主，然而，互補式金氧半導體(CMOS)製程有著低成本及系統晶片整合的優點，故以5 GHz U-NII頻帶為重心的互補式金氧半導體功率放大器已成為現在的新趨勢，因此本論文將從電路設計的角度切入，設計及實現三個使用不同功率合成技術的5.2 GHz互補式金氧半導體功率放大器。 第一個電路為直接並聯功率合成技術之5~5.8 GHz功率放大器，將兩組功率元件直接並聯，藉此提高輸出功率，晶片佈局面積為0.875×0.705 mm2，在5.2 GHz時之量測增益(S21)為12.3 dB，並達到23.1 dBm的飽和輸出功率(Psat)，18.6 dBm的1dB增益壓縮輸出功率(OP1dB)及19.8%的最高功率輔助效率(PAE)，寬頻功率匹配架構的使用，使得功率放大器從5~5.8 GHz的飽和輸出功率為22.6±0.5 dBm。 第二個電路為兩路變壓器功率合成技術之5.2 GHz功率放大器，為了達到高功率輸出，利用變壓器實現功率合成，晶片佈局面積為1.2×0.6 mm2，量測增益(S21)為15.14 dB，飽和輸出功率(Psat)為25.81 dBm，1dB增益壓縮輸出功率(OP1dB)為21.42 dBm，最高功率輔助效率(PAE)為27.58%。 第三個電路為串聯結合變壓器功率合成技術之5.2 GHz功率放大器，藉由堆疊每一功率元件的電壓，進而抬高整體的輸出電壓及功率，晶片佈局面積為1.2×1 mm2，量測增益(S21)為13.37 dB，飽和輸出功率(Psat)為27.63 dBm，1dB增益壓縮輸出功率(OP1dB)為23.45 dBm，最高功率輔助效率(PAE)為19.18%。Item X頻帶CMOS功率放大器設計(2014) 王人緯; Jen-Wei WangX 頻帶有許多重要的應用，如軍事、雷達、衛星通訊及科學研究等。在過去，砷化鎵(GaAs)擬晶性高電子遷移率電晶體(Pseudomorphic High Electron MobilityTransistor, pHEMT)擁有高崩潰電壓、低雜訊等優點因此成為X 頻帶的主流。近年來，由於製程的改進，使CMOS 製程適合應用於X 頻帶，然而由於CMOS 製程中低崩潰電壓元件與高損耗的矽基板，在X 頻帶中高功率表現的CMOS 功率放大器設計仍是個挑戰。本論文基於 0.18 μm CMOS 製程，提出兩個應用於CMOS X 頻帶的功率放大器。第一個晶片採用兩路直接並聯電晶體與功率結合變壓器，透過最佳化變壓器之尺寸與輸入匹配電容，可達到雙倍輸出功率與較小的晶片面積。經由量測結果，第一顆功率放大器在10 GHz 飽和功率(Psat)輸出為23.1 dBm，功率附加效率(PAE)為12%。此晶片在8.6 GHz 有最佳表現，飽和功率(Psat)輸出為24.8 dBm，功率附加效率(PAE)為20%。含pad 之晶片面積為0.78 mm2。為了進一步提升輸出功率，第二顆晶片採用平行結合變壓器(PCT)技術，結合三組差動式功率放大器。由於較小的元件的尺寸，阻抗轉換比降低，因此簡化了輸出匹配網路設計。經由量測結果，第二顆功率放大器在10 GHz 達到了高的飽和功率(Psat)26 dBm，功率附加效率(PAE)為12.5%。此晶片在9GHz 有最佳表現，飽和功率(Psat)輸出為27.1 dBm，功率附加效率(PAE)為22%。含pad 之晶片面積只有0.88 mm2。Item V頻帶功率放大器與I/Q調變器設計(2013) 鍾懿威; Yi-Wei Chung本論文研製之方向為一毫米波發射機系統的子電路分析─功率放大器(Power Amplifier, PA)與I/Q調變器(I/Q Modulator)，電路操作於V頻帶，使用的製程為台積電所提供的TSMC CMOS 90nm RF 1P9M標準製程。 隨著無線通訊技術的迅速發展，射頻積體電路逐漸朝著更高的頻率、資料傳輸速率、寬頻且高整合性的方向前進；無須執照的V頻段具備有達成超高速率傳輸的可行性，係一個利於本次設計研發的頻段。而CMOS製程技術具有小面積、低成本、低功耗、與高整合度等優勢，係一在毫波米頻段極具吸引力的製程技術。 於各電路的模擬設計上採用了安捷倫所提供之ADS(Advanced design system)與電磁模擬軟體SONNET，而設計的電路為功率放大器(Power Amplifier, PA)與I/Q調變器(I/Q Modulator)兩個發射機系統的前端電路，其中功率放大器(Power Amplifier, PA)於設計上採用1：2：4的三級共源極(common source, CS)設計架構，其中第一級與第二級設定為驅動級(Drive Stage)，第三級為功率輸出級(Power Stage)，並在第三級加入一線性器，讓功率輸出有約略6 dBm左右的線性延長現象，於60 GHz的最大輸出功率為9.72 dBm，包含測試pad的晶片面積為0.711 × 0.657 mm2。 I/Q調變器(I/Q Modulator)於設計上，由最基本的混頻原理作為切入，完成一改良式Gilbert-cell混頻器(Modified Gilbert-cell Mixer)，並有效結合數學模型加以驗證一I/Q調變器(I/Q Modulator)的電路架構與模型，包含測試pad的晶片面積為0.6978×0.8126 mm2。