FPGA設計32-bits及128-bits AES演算法使用Block RAM

Abstract

高級加密標準Advanced Encryption Standard (AES)演算法為一種對稱式加密系統的新標準，於西元2001年10月由美國國家標準與技術學會NIST(National Institute of Standards and Technology)選定Rijndael區塊加密演算法定名之，目的以用來取代資料加密標準DES (Data Encryption Standard)演算法。 本篇論文中，利用HDL (Hardware Description Language)語言，針對FPGA架構及特性，實現32-bit AES演算法電路，並將其中SubByte、MixColumn，ShiftRow及KeyExpansion進行Memory Base設計，簡少FPGA上的Slices使用，因此大幅提昇電路執行的整體運作時脈。並且利用4個32-bits AES電路為基礎，並列實現128-bits的AES電路。透過此研究可以提供在FPGA上小面積、Memory Base及較高頻率與Throughput之AES電路。