電機工程學系
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歷史沿革
本系成立宗旨在整合電子、電機、資訊、控制等多學門之工程技術，以培養跨領域具系統整合能力之電機電子科技人才為目標，同時配合產業界需求、支援國家重點科技發展，以「系統晶片」、「多媒體與通訊」、與「智慧型控制與機器人」等三大領域為核心發展方向，期望藉由學術創新引領產業發展，全力培養能直接投入電機電子產業之高級技術人才，厚植本國科技產業之競爭實力。
本系肇始於民國92年籌設之「應用電子科技研究所」，經一年籌劃，於民國93年8月正式成立，開始招收碩士班研究生，以培養具備理論、實務能力之高階電機電子科技人才為目標。民國96年8月「應用電子科技學系」成立，招收學士班學生，同時間，系所合一為「應用電子科技學系」。民國103年8月更名為「電機工程學系」，民國107年電機工程學系博士班成立，完備從大學部到博士班之學制規模，進一步擴展與深化本系的教學與研究能量。
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Item 二階前饋式誤差回授架構之雜訊移頻逐次逼近暫存式類比數位轉換器(2025) 吳子帆; Wu,Tzu-Fan隨著物聯網(Internet of Things , IoT) 技術的快速發展，越來越多的應用對高解析度和低功率消耗的類比數位轉換器提出了更高的需求，都需要在節能的情況下提供穩定且精確的數據轉換。因此先進的類比數位轉換器技術在支持這些應用中扮演著關鍵角色，特別是具備超過250kHz頻寬的類比數位轉換器，可以適應多數物聯網設備的數據傳輸需求，實現高效的數據處理。使用雜訊移頻逐次逼近暫存器 (NS-SAR) 相對傳統快閃式(Flash)暫存器可大幅減少功率消耗，以實現低功率消耗高解析度類比數位轉換器為本論文目標。提出了一個使用二階積分器前饋 (Cascaded Integrators with Distributed Feedforward, CIFF)雜訊移頻逐次逼近暫存器 (NS-SAR) 類比數位轉換器，結合了誤差回授(Error-Feedback)結構技術。設計中使用了一階主動電路，透過操作轉導放大器搭配一階被動電路，由單位增益緩衝器輔助，以開關切換模式實現了鋒利的雜訊轉移函數。透過電容之間的電荷累積，並將九位元量化器產生的量化誤差進行回授，結合主動電路的高解析度與穩定性以及被動電路的低功率消耗特性。晶片採用台積電0.18um標準CMOS製成，在10 MHz取樣頻率下，於250kHz的頻寬內實現了78.13 dB的訊號雜訊失真比，功率消耗為232uW，工作電壓為1.5V。在250kHz和625kHz頻寬下，FoMs皆超過165 dB。在625kHz頻寬下的FoMw為48.5 [fJ/step]。Item 使用巢狀雜訊耦合架構之三階前饋式雜訊整形連續漸進式類比數位轉換器(2025) 邱鈺芬; Chiu, Yuh-Fen隨物聯網技術快速演進，感測器在環境監測與工業自動化等應用中扮演關鍵角色。高解析度類比數位轉換器(ADC)在這些應用中扮演了關鍵的角色。為滿足感測系統對高解析度與低功率消耗的需求，採用雜訊整形連續漸進式類比數位轉換器(NS-SAR)相較於傳統以快閃式暫存器(Flash Register)為基礎的設計，不僅能降低功耗，還能維持高解析度，使其成為更適合低功耗設計需求的解決方案。本論文以實現低功耗之高解析度類比數位轉換器為目標，提出一個三階雜訊整形連續漸進式類比數位轉換器(NS-SAR)，使用雜訊耦合技術(Noise-Couple)並結合分散式前饋串聯積分器(CIFF)與巢狀式誤差回授(Error Feedback)架構，以實現高效能的雜訊整形。第一級採用主動積分器，增強雜訊抑制能力；第二、三級則利用雜訊耦合技術，利用乒乓延遲（Ping-pong delay）單元與單位增益緩衝器輔助傳遞量化誤差並回授至主迴路中，以實現三階雜訊整形。此作法可省去使用多組主動式積分器，同時達成高階雜訊整形，可有效節省功耗與電路面積，並簡化電路複雜度。此晶片使用台積電0.18um CMOS Mixed Signal RF General製程實現，在佈局後模擬中，於8MHz取樣頻率，訊號頻寬125kHz下實現了84.82dB的訊號雜訊失真比。並在供應電壓1.4V下，整體功率消耗為224.5uW。Item 三階CIFF架構三角積分調變器設計與實現(2025) 詹東杰; Chan, Tung-Chieh隨著半導體製程的進步發展，Power, Performance, Area (PPA)三大指標是晶片設計最高原則，所有製程與晶片設計都圍繞著這三個指標，如今技術越來越進步，市場需求持續上升，為了滿足物聯網多裝置需求，同時又需要兼顧到全球暖化與環境保護的議題，低功耗與高效能的晶片不斷的推陳出新，高取樣率的電路被廣泛使用，低功耗的逐次逼近式類比數位轉換器為現在主流。本論文為使用1.4V電源的三階三角積分調變器，採用自給式回授反向器做為雜訊移頻之積分器，優點為不需要額外的偏壓及回授電路，能降低功耗和節省佈局面積，三階CIFF低失真架構，各級積分器只需要處理雜訊，不包含輸入的電壓訊號，因此不需要高增益運算放大器，積分器能設計的較為節能以降低功耗，此外，為了降低開關的穿隧效應導致回授電壓不穩定，本文電路使用分裂電容，不僅能提高運算放大器的穩定性，更能減少一個電壓源輸入 (Vcm) 使用。本文之電路實踐採用 T18 0.18um 1P6M CMOS 製程，晶片面積為0.454mm2，此電路取樣頻率為2.56MHz，頻寬為20kHz時，最佳效能SNDR 81.09dB，SNR 81.61dB，ENOB 13.18bits，頻寬為10kHz時，最佳效能SNDR 86.24dB，SNR 87.31dB，ENOB 14.03bits。在1.4V供應電壓時消耗功率為125.9uW。Item 使用雜訊移頻逐次逼近暫存技術之 2+1 SMASH 調變器的設計與實現(2024) 翁綺婕; Weng, Chi-Chieh類比數位轉換器(ADC)是一個將類比訊號轉換成數位訊號的裝置，在各種電子應用中至關重要。ADC的應用範圍極廣，從音頻處理到數據通訊、感測器信號處理，再到醫療器材等領域，效能通常以解析度和取樣率來衡量，解析度代表它能夠區分的細節程度，而取樣率則是它每秒能夠處理的樣本數。三角積分調變器(Delta Sigma Modulation)是一種熱門的ADC，利用超取樣和雜訊移頻技術來實現高解析度，其核心概念是利用超取樣來提升訊號的解析度，同時通過雜訊移頻將雜訊從訊號頻帶內移至高頻部分。這種特性使DSM在處理小信號和高精度要求的應用中具有優勢。它常見於音頻設備、精密儀器、通信系統以及其他需要高解析度和低雜訊的應用中。本文介紹了一種操作在1.7V電壓下的離散時間CIFB2+1雜訊移頻逐次逼近式類比數位轉換器。通過採用SMASH架構來解決單一迴路在實施高階時所面臨的穩定性問題，該轉換器有效地消除了雜訊並提高了性能。此外，我們提出了一種新穎的雙階段量化技術來提高線性度，通過減少參考電壓之間的差異，實現了比預期更佳的解析度，這種設計有效地避免對於訊號擺幅增大時面臨的非線性問題。該電路使用NS SAR ADC進行量化，並對上一次DAC電容切換後的殘留電壓進行運算，以降低比較器雜訊、DAC的settling error和mismatch對電路效能的影響。所呈現的三角積分調變器採用0.18-μm CMOS製程技術製造。基於20-kHz頻寬和7 MHz取樣頻率，晶片量測結果下，SNDR達到76.1 dB，而在1.7V的供應電壓下功耗為267μW，Schreier figure-of-merit(FoMs)為157.6dB。Item 應用於音頻之三角積分調變器的設計與實現(2023) 吳彥儒; Wu, Yan-Ru現今的科技日新月異，在類比數位轉換器(Analog-to-Digital Converter，ADC)晶片的音頻應用(audio-band application)中不但對於高解析度有所要求，對於低功率的需求也逐漸受到重視。在這項應用中以三角積分調變器(Delta-Sigma Modulator，ΔΣM)為主，因其解析度最高，但是相對上功率消耗也是最高的，如何在不影響電路效能的情形下最佳化三角積分調變器的功率消耗是本篇論文的核心目標。本論文中，提出了兩個可以在不影響電路效能的情形下最佳化三角積分調變器的功率消耗的電路，分別為一個使用NS SAR 量化器之多重迴路三角積分調變器和利用一顆反相器基底積分器實現的一個二階雙路徑三角積分調變器，皆以UMC 180nm CMOS製程實現，供應電壓均使用1.4 V。前者的核心電路佈局模擬SNDR值為88.78 dB，總功率消耗為128 uW，後者的核心電路佈局模擬SNDR值為84.75 dB，總功率消耗為48 uW。兩者的共通點是皆採用了逐次逼近式類比數位轉換器(Successive Approximation Register ADC，SAR ADC)做為量化器(Quantizer)，以及雜訊移頻(Noise-Shaping，NS)技術。前者主要透過多級雜訊移頻(Multi-Stage Noise-Shaping，MASH)架構和數位濾波器(Digital Filter)以達到消除多餘雜訊的效果，後者主要藉由一個反相器基底積分器搭配雙路徑架構來實現一個二階雙路徑之反相器基底積分器，對電路元件的利用效率最佳化。Item 具 1-1 MASH 架構的雜訊移頻循序漸進式類比數位轉換器設計與實現(2023) 趙祐; Chao, Yu本文提出一種具1-1多級雜訊移頻(Multistage Noise-Shaping, MASH)架構的雜訊移頻循序漸進式(Noise-Shaping Successive-Approximation Register, NS-SAR)類比數位轉換器(Analog-to-Digital Converter, ADC)。所提出的類比數位轉換器是一種混合型超取樣(Oversampling)類比數位轉換器結構，它結合了循序漸進式與三角積分(Delta-Sigma, ΔΣ)兩種類比數位轉換器的優點，可以在實現高解析度及大頻寬的同時並具有良好功耗效率。此三角積分調變器設計中的單級迴路使用具前饋求和的級聯積分器(Cascade of Integrators with Feed-Forward Summation, CIFF)架構，由於CIFF架構中積分器的路徑上不包含輸入訊號，迴路濾波器僅需處理調變過程中產生的量化誤差，因此迴路濾波器的輸出振幅很小，意味著可以放寬轉導放大器(Operational Transconductance Amplifier, OTA)設計上的迴轉率性能要求，也代表該架構的迴路濾波器適合用架構簡單且功耗低的基於反向器的轉導放大器來實現。此外，為了降低電路的複雜度，作者提出了一種無加法器的求和電路結構，它在不依賴額外電路的情況下實現了CIFF架構的輸入前饋求和功能和提取MASH架構的第一級量化誤差。所提出的電路使用TSMC 0.18-μm 1P6M標準CMOS製程技術所製造。不含PAD的晶片核心面積為0.084 mm2。在供應電壓1.4 V、取樣頻率4.0-MS/s、20 kHz及的頻寬下，實現了72.9 dB的訊號雜訊失真比(Signal-to-Noise and Distortion Ratio, SNDR)。此外，端看功率頻譜密度圖的斜率驗證了具有完整的二階雜訊移頻。Item 應用於音頻之低功耗三角積分調變器的設計與實現(2023) 陳家豪; Chen, Jia-Hao隨著半導體製程技術的進步，積體電路的元件尺寸能夠設計得越來越小，從而大幅度縮減晶片的面積，相對地供應電壓也能下降，以降低晶片的功率消耗。在當今技術的進步下，低功耗、高效能晶片不斷地推出，市場對此的需求也越來越高。類比數位轉換器有多種實現方式，其中三角積分調變器相較於其他類比數位轉換器，具有獨特的超取樣技術和雜訊移頻特性，不僅能降低非禮想效應對電路的影響，還能滿足市場對高效能、高解析度、低功耗的電路的需求。因此，該架構在在音頻及通訊領域得到廣泛應用。本文提出了一個1.4V的二階反向器基底的三角積分調變器，採用雜訊移頻逐次逼近式的方式實現類比數位轉換器，並採用了二階CIFF低失真架構。使用了自己式偏壓反向器基底積分器，不需要額外的共模回授和偏壓電路，從而改善了傳統運算放大器高功耗和佔用面積的缺點。此外，為了降低開關時脈饋入對電路影響，提出了分裂電容的方法，以提高運算放大器輸入電壓的穩定性和並減少開關寄生電容對效能的影響。提出的架構使用T18 0.18um 1P6M CMOS 製程技術。晶片核心面積為0.098mm2，此電路在取樣頻率4.5MHz，頻寬為20kHz，最佳效能為SNDR 88.29dB，SNR為88.63dB，ENOB為14.37 Bit。在1.4V供應電壓下功率消耗為113.1uW。Item 應用於音頻之二階具預先偵測3位元37位階動態量化器之三角積分調變器設計與實現(2013) 王冠勳; Kuan-Hsun Wang在當今製程的進步下，積體電路設計已進入奈米時代。拜科技所賜，可攜式行動通訊已成為目前生活的必需品，所以低功率高效能電路的設計越來越重要。 以低功率高效能為目標，在眾多類比數位轉換器中，最屬三角積分調變器對類比電路元件的非理想特性較不敏感。且當今消費者對產品的需求，所以使得三角積分調變器非常適合用於高解析度的應用。 本篇論文中，提出一個具有動態量化功能的三角積分調變器架構，使3位元的量化器可以達到37個位階的量化功能。在此架構中，利用預先偵測的電路技術，適時調整量化器的可量化範圍，以增加可量化的階數，並大幅減少高位元量化下所需的元件數。藉由此技術，三角積分調變器不僅可以降低功率與面積的消耗，還可以大幅提升類比數位信號轉換的解析度。在TSMC 0.18 mm 1P6M標準CMOS製程下，此預先偵測動態量化之三角積分調變器在1.8 V的供應電壓，以及25 kHz的頻寬範圍內，測得的信號雜訊失真比為101.2 dB，動態範圍為102dB，功率消耗為1.68 mW。晶片面積不包含PAD的大小為3.06 mm2。 另外也提出了一個具雜訊移頻動態元件匹配電路用以處理數位至類比路徑所產生的雜訊。傳統上在處理此雜訊會使用動態元件匹配電路來完成，但無法像三角積分調變器在處理量化雜訊一樣具有雜訊移頻的方式把量化雜訊推至高頻。所提出的想法能使DAC路徑所產生的雜訊具有雜訊移頻的能力，降低雜訊在低頻的能量，使得系統訊號雜訊比的表現較好。Item 高效能逐次逼近式類比數位轉換器的設計與實現(2013) 林翰江; Han-Chiang Lin積體電路設計在製程技術的進步之下，製程技術提升可以大量降低電路佈局的面積，也使得電路運作的電壓因而縮小，使得低功率與高效能的電路設計不斷推出。可攜式的電子產品在消費市場上越來越多，輕薄短小以及電池的長時效性要求，漸漸成為電路設計之主流；尤其是應用在人體或生物上的植入性醫學晶片，為了能達到長時間使用不更換的目標，低功率在電路的設計上，更顯得重要。在眾多的類比數位轉換器中，逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)最適合應用在低功率的系統中，此架構僅需一顆比較器即可完成資料轉換，這項優點可大幅地縮減資料轉換所消耗的功耗。 在本論文中，提出兩種架構分別為，二次浮動開關電容式SAR ADC和分裂式浮動開關SAR ADC架構。在二次浮動開關電容式SAR ADC此架構中，DAC部分的功率消耗相較於傳統切換技術之DAC架構，所提出方法可有效的節省97.57%的平均能量，採用TSMC 0.18-μm 1P6M的標準製程完成，在奈式取樣頻寬的規格下，分別可達到的品質因數FOM值為105.86-fJ/conversion-step。另外，在分裂式浮動開關之SAR ADC架構，在電容佈局方面，相較於傳統DAC架構可節省96.875%的電容佈局面積，採用TSMC 0.18-μm 1P6M的標準製程完成，分別可達到的品質因數FOM值為29.47-fJ/conversion-step。Item 用於逐次逼近式類比數位轉換器之高效能浮動開關電容技術設計(2012) 謝正恩; Cheng-En Hsieh積體電路設計在現今製程技術的演進下，已開啟奈米時代。而製程精度的提升除了降低電路佈局的面積，驅使電路運作的電源電壓因而縮小，使得高效能與低功率的電路設計不斷產出。隨著可攜式電子產品高需求的帶動下，效能佳是現今產品發表的最基本門檻，反倒是輕薄短小以及電池的長時效性要求，逐漸成為電路設計之主流；特別是應用在人體或生物上的植入性醫學晶片，為了能達到永久使用不更換的最大目標，低功率對晶片的設計上，更是第一必備要件。在眾多的類比數位轉換器中，逐次逼近式類比數位轉換器(successive approximation register analog-to-digital converter, SAR ADC)最符合低功率的條件，在於其大部分的電路元件為數位邏輯所構成，以及每筆取樣資料的轉換過程中，僅需一顆比較器即可實現，這都大幅地縮減資料轉換所消耗的能源。然而，在製程技術逐年提升的影響下，具備較多數位電路的SAR ADC開始嶄露頭角，除了維持低功率的特色，也朝高速的電路設計方案邁進。 在本論文中，提出了浮動開關電容(floating capacitor switching, FCS)技術來降低電容式DAC的能量損耗，相較於傳統切換技術之DAC架構，所提出方法可有效的節省97.66%的平均能量損失。另外，在供應電壓0.9-V的操作下，結合FCS架構的電容切換方式，再提出了部分式浮動開關電容技術之差動SAR ADC，以及雙部分式浮動開關電容技術之單端SAR ADC的電路實現架構，並採用TSMC 0.18-μm 1P6M的標準製程完成，在奈式取樣頻寬的規格下，可達到的品質因數FOM值分別為21.7-fJ/conversion-step以及46.2-fJ/conversion-step。