資訊工程學系
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本系前身「資訊教育學系」成立於民國七十四年，首先招收大學部學生，民國九十年成立資訊工程研究所碩士班，而後於民國九十五年進行系、所調整合併為「資訊工程學系」；並於九十六年成立博士班。本系目前每年約招收大學部四十餘人，碩士班六十餘人，博士班約五人，截至民國一百零四年十一月止，總計現有大學部一百九十多人，碩士班一百二十多人，博士班二十三人，合計學生人數約為三百三十多位。
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Item 多通道棘波分類系統之低功率ASIC電路設計(2014) 柯奇恩; KE,Chi-En本論文針對目前現有的棘波分類系統設計架構，並使用ASIC電路設計方式來實現此架構。本論文採用Nonlinear Energy Operator (NEO) 來偵測棘波，並搭配Generalized Hebbian Algorithm (GHA)演算法將偵測到的棘波進行特徵擷取。為了減少硬體資源的消耗，GHA架構中在計算調整不同組權重值時皆共享相同一塊計算電路。因此，本論文所提出的架構同時擁有較低的晶片面積，以即使用了台積電90奈米製程和對於功率消耗優化之技術，使得在功率消耗的這部分也有良好的表現。最後由於使用了多通道的訊號輸入，本論文在棘波分類系統的吞吐量能有大幅的提升。Item 以回饋式自動模板生成為基礎 之 正規化關聯值棘波偵測系統 之設計及實現(2014) 王思淮; Szu-Huai Wang本論文提出了全新架構的回饋式棘波偵測演算法，主要是用來偵測一個未知棘波特色的棘波序列。此方法在初始階段使用了Block energy的棘波偵測法則，接著會把初始階段的結果輸出給Osort部份去進行分群並產生模板，最後再利用此模板來進行Matched filter的棘波偵測的動作。 在偵測的過程中，閥值的訂定一直是我們非常困擾的問題，所以我們嘗試了多種方式來制定出理想的閥值。一開始利用直接定義閥值的方式，給閥值一個訂值，但是此閥值無法適用於各種棘波序列。所以後來利用棘波序列的中間值來自動定義閥值，且在本系統的初始階段中使用它。 同時我們也透過了將棘波序列、模板正規化來簡化系統中閥值的訂定，並提供了一個制訂閥值的依據。 本論文還對棘波偵測系統進行加速的動作，使其不只在命中率上有更優異的表現，在產能上也能有所提升。最後也有將此棘波分類系統在FPGA上做實現 更進一步的提升其棘波偵測的效能。Item 應用於棘波分類之棘波偵測硬體架構 在FPGA之實現(2013) 吳國璿; KOU-HSUAN,WU本論文的目的是提出一個應用在有雜訊的環境下進行即時棘波偵測之新型VLSI架構。此架構是基於 nomalized correlator 的設計，用以提升偵測效能。在計算正規化關聯值 (correlation) 之前，我們會先將棘波序列中的區段(segment)做單位化 (nomalized) 的計算，這樣做可以讓我們計算出來的正規化關聯值不受棘波序列訊號的大小及雜訊大小的干擾，皆在一個範圍值內。這樣一來，即使我們在SNR變低的環境下，也可以很容易選擇一個閥值(threshold)有效的進行棘波偵測。Item 以競爭性學習法則為基礎之多通道棘波分類電路設計(2017) 陳志昌; Chen, Chih-Chang本論文研究的目的在於設計並合成出可以植入於腦部內的植入式多通道棘波分類電路，提出的電路架構能夠處理多通道的腦波資料，所支援的功能包含棘波偵測、特徵擷取以及棘波分類，並具有低面積、低功耗的優勢以及良好的分類效果。根據植入生物體內的需求，電路的面積及功耗都是需要著重考量的部分，因為完成後的晶片會接觸到大腦，面積如果過大會壓迫到腦部，而功耗如果太高會導致晶片溫度過高而傷害到大腦，造成腦神經或是細胞組織受損。 本研究所提出的架構是基於NEO演算法則做為棘波偵測器和Peak Detection and Area Computation(PDAC)演算法做為特徵擷取器，並使用非監督式學習演算法Competitive Learning透過特徵資料做學習，學習完之後交給Nearest Neighbor Classifier做棘波分類使用。在架構設計上透過運算單元的共享，並將64通道的棘波分類系統電路架構於ASIC Flow上實作，使用90nm製程做電路的實現，並於電路設計中導入Clock Gating技術來降低電路動態功耗，完成低面積、低功耗的多通道棘波分類電路。 最後於論文後方與其他現有的架構做比較，證明以競爭性學習法則為基礎的棘波分類系統有著良好的面積及功耗表現，且具有不錯的分類效果。Item 可執行快速特徵擷取之多通道低功率棘波分類電路設計(2016) 張元俊; Chang, Yuan-Jyun本研究旨在於設計與合成一可植入於腦部之棘波分類晶片。根據植入於腦部的需求，晶片體積過大則會壓迫腦部，晶片功耗太高則會提高晶片溫度，如此必然會傷害到腦內細胞，因為以上兩個原因，此晶片設計將會著重於其面積以及功耗。 本研究提出以NEO運算法則為基底的棘波偵測器和以本論文提出之特徵擷取法則為基底的特徵擷取器，並藉由共享架構上的運算單元，進而設計出低功率、低面積的電路架構。本研究亦將電路實作於ASIC流程上，相較FPGA開發，ASIC在調整晶片的面積及功耗顯得更有彈性。為了降低功耗，本研究亦導入clock gating技術，進一步降低晶片的耗電量。 本論文於最後提出電路架構之分析，根據分析結果，選出數組參數進行面積及功耗分析。證明本研究設計之晶片比起其他現有的架構，有著非常突出的面積及功耗表現，並有著與現有架構差不多的分類效果。本論文也會簡單討論使用本架構之特徵擷取法與現有之PCA演算法、GHA演算法與Zero crossing演算法比較。Item 基於正規化關聯值與OSort演算法之棘波分類系統在FPGA之實現(2015) 賴柏佑; Lai Po-Yu本論文希望能在FPGA(Field Programmable Gate Array)開發平台上實現棘波分類硬體系統。棘波分類分為三大步驟，棘波偵測、特徵擷取以及分類。此類系統最大的困難點在於，如何正確的偵測到棘波序列中的棘波，以及正確的分類所得到之棘波。特別是在高雜訊的環境之下，很可能會因為雜訊而產生誤判的情形 本論文提出以正規化關聯值(Normalized Correlator)與OSort演算法組合而成之棘波分類系統。棘波偵測選用正規化關聯值是因為這個法則在各種強度的雜訊環境之下都有很不錯的表現，較不易受到雜訊的影響。而後面特徵擷取與分類則是選用OSort演算法，這個演算法不僅可以一次完成兩個步驟，而且還不需要指定分類的群集數量，是非常具有彈性，且準確度高的演算法，甚至還可以用於即時分類。 本論文最後的成果與效能評估，可證明本系統具備正確偵測並且分類棘波的能力。以軟體Matlab程式於個人電腦上運算，並與本論文所實現之系統的結果做比對驗證，可以確保其正確性，並且驗證硬體效能比起軟體運算的效能還要好。Item NEO 與 GHA 多通道棘波分類系統之低功率電路設計(2015) 陳映綸; Chen, Ying-Lun本研究旨在完成一可植入式棘波分類晶片之電路設計與合成。由於植入式晶片與大腦緊密接觸，晶片面積太大會壓迫腦部，功耗太大可能會導致腦細胞受損，不可不慎。因此在設計時，晶片的面積與功耗會成為重要考量。 本研究提出基於NEO演算法的棘波偵測器以及基於GHA演算法的特徵擷取器，配合架構上的運算單元共享，設計出高效能、低功耗、低面積的電路架構。本研究並且將電路實作於ASIC流程上，相對於FPGA開發，可更有彈性的調整晶片的面積與功耗。本研究也導入了clock gating技術，透過抑制記憶體單元的動態功耗，進一步降低晶片的耗電量。 本論文最後提出電路架構的瓶頸分析，並根據分析結果，選出數組最佳參數進行進一步的面積、功耗分析。我們證明所設計出來的晶片比起其他現有的架構，有更好的面積、功耗表現，並證明clock gating在節省功耗上起了關鍵作用。本論文也簡短討論並說明GHA作為特徵擷取演算法，與在此領域常用的PCA演算法的擷取效果相去不遠，實為一有效率之替代方案。