學位論文

Permanent URI for this collectionhttp://rportal.lib.ntnu.edu.tw/handle/20.500.12235/73912

Browse

Subject: search.filters.subject.可程式化邏輯閘陣列

Search Results

Now showing 1 - 4 of 4
  • No Thumbnail Available
    Item
    適用於高維度影像之相位展開法則電路設計
    (2011) 程士彰
    本論文旨在提出一個相位展開法則硬體電路架構，此硬體架構適用於嵌入式的數位全像顯微鏡(Digital Holographic Microscopy, DHM)系統，能夠加速數位全像顯微鏡系統的相位展開運算來立即取得還原後的影像相位圖。本硬體架構採用以快速傅立葉轉換為基礎的相位展開法則來設計，採用此演算法的原因在於實現出來的硬體架構所需花費的硬體資源比較少，並且對於影像中受到雜訊破壞而產生誤差的影像相位數值，也有能力修正這些錯誤的相位資訊。本硬體架構主要可分為兩種單元所組成，一種是運算單元，另一種是儲存單元；其中所有的運算單元皆以管線化架構的方式實現，而記憶單元則使用on-chip RAM作為提供來源資料以及儲存計算途中的暫時資料或是計算完畢的最終結果。 最後我們以現場可程式化邏輯閘陣列(Field Programmable Gate Array ,FPGA) 為開發平台實現並實際測量硬體電路的資源消耗以及運算時間；實驗的結果顯示了本論文所提出的相位展開法則硬體架構能夠得到正確的還原結果，並且有效的大幅降低相位展開運算所需要花費的時間以及擁有低硬體資源消耗的優點，因此適合使用於嵌入式的DHM系統。
  • No Thumbnail Available
    Item
    以快速傅立葉轉換為基礎之相位展開法則在可程式化系統晶片上之實現
    (2010) 游敦皓
    本論文提出一個以快速傅立葉轉換為基礎的相位展開法則硬體電路架構，此相位展開硬體電路架構的功能在於加速數位全像顯微鏡（Digital Holographic Microscopy, DHM）的相位展開運算。本架構會依據一個以快速傅立葉轉換為基礎的相位展開演算法則來設計並且實作硬體電路以計算出一個最小平方誤差解（minimum squared error solution）。硬體架構中包含四個主要單元：轉換前單元、快速傅立葉轉換單元、轉換後單元以及嵌入式記憶體，在架構中利用嵌入式記憶體當作暫存空間搭配上其他三個單元的運算來達到加速電路計算的效果。為了驗證本論文提出的硬體架構的正確性，會將本硬體電路設計成客製化的電路放入system on programmable chip（SoPC）系統來實際上測量系統的效能。實驗的結果顯示本論文提出的硬體電路架構可以有效的減少相位展開運算所需要花費的時間以及硬體資源的消耗量，適合於設計嵌入式的DHM系統。
  • No Thumbnail Available
    Item
    以Memetic Algorithm為基礎的向量量化器在可程式化系統晶片上之實現
    (2009) 翁聖凱; Sheng-Kai Weng
    本論文提出一個以Memetic Algorithm(MA)為基礎的向量量化器(VQ)硬體架構；此架構中以steady-state Genetic Algorithm (GA)做全域搜尋，並採用C-means演算法進行局部改善；硬體架構中包含族群記憶體單元(population memory unit)、交配突變單元(crossover and mutation unit)、C-means單元以及生存測試更新單元( survival test and update unit)；在架構中採用了以移位暫存器(Shift register)為基礎的交配突變單元，來加快交配突變運算的執行。除此之外，設計了一個pipeline架構來實現C-means單元；最後將MA電路結合軟核心(softcore)CPU並實際測量硬體電路效能。實驗的結果顯示，所提出的向量量化器(VQ)硬體架構對於VQ的最佳化是擁有高效能表現以及少量計算時間的優點。
  • No Thumbnail Available
    Item
    以FPGA電路實現基因向量量化器設計之研究
    (2008) 林定寬; Ting-Kuan Lin
    本論文提出一個新的基因向量量化器(VQ)硬體電路架構，並且利用FPGA開發板實現；此架構是根據Steady-State Genetic Algorithm (GA)所設計而成；此電路包含了族群記憶體單元(population memory unit)、交配突變單元(crossover and mutation unit)、適應值計算單元(fitness evaluation unit)以及生存測試更新單元( survival test and update unit)；要強調的是，為了降低面積複雜度(Area Cost)，本架構只使用一塊族群記憶體，而且交配突變單元會同時執行來加快電路計算效能；除此之外，更設計了一個利用DMA Controller的Pipeline架構來完成適應值計算單元，並且設計了一個適合做生存測試更新單元的硬體排序電路；最後利用SOPC系統實現並實際測量硬體電路效能；實驗的結果顯示了此基因向量量化器(VQ)硬體電路對於VQ的最佳化是擁有高效能表現以及較少計算時間的優點。