學位論文
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Item 多通道棘波分類系統之低功率ASIC電路設計(2014) 柯奇恩; KE,Chi-En本論文針對目前現有的棘波分類系統設計架構，並使用ASIC電路設計方式來實現此架構。本論文採用Nonlinear Energy Operator (NEO) 來偵測棘波，並搭配Generalized Hebbian Algorithm (GHA)演算法將偵測到的棘波進行特徵擷取。為了減少硬體資源的消耗，GHA架構中在計算調整不同組權重值時皆共享相同一塊計算電路。因此，本論文所提出的架構同時擁有較低的晶片面積，以即使用了台積電90奈米製程和對於功率消耗優化之技術，使得在功率消耗的這部分也有良好的表現。最後由於使用了多通道的訊號輸入，本論文在棘波分類系統的吞吐量能有大幅的提升。Item 以競爭性學習法則為基礎之多通道棘波分類電路設計(2017) 陳志昌; Chen, Chih-Chang本論文研究的目的在於設計並合成出可以植入於腦部內的植入式多通道棘波分類電路，提出的電路架構能夠處理多通道的腦波資料，所支援的功能包含棘波偵測、特徵擷取以及棘波分類，並具有低面積、低功耗的優勢以及良好的分類效果。根據植入生物體內的需求，電路的面積及功耗都是需要著重考量的部分，因為完成後的晶片會接觸到大腦，面積如果過大會壓迫到腦部，而功耗如果太高會導致晶片溫度過高而傷害到大腦，造成腦神經或是細胞組織受損。 本研究所提出的架構是基於NEO演算法則做為棘波偵測器和Peak Detection and Area Computation(PDAC)演算法做為特徵擷取器，並使用非監督式學習演算法Competitive Learning透過特徵資料做學習，學習完之後交給Nearest Neighbor Classifier做棘波分類使用。在架構設計上透過運算單元的共享，並將64通道的棘波分類系統電路架構於ASIC Flow上實作，使用90nm製程做電路的實現，並於電路設計中導入Clock Gating技術來降低電路動態功耗，完成低面積、低功耗的多通道棘波分類電路。 最後於論文後方與其他現有的架構做比較，證明以競爭性學習法則為基礎的棘波分類系統有著良好的面積及功耗表現，且具有不錯的分類效果。Item 可執行快速特徵擷取之多通道低功率棘波分類電路設計(2016) 張元俊; Chang, Yuan-Jyun本研究旨在於設計與合成一可植入於腦部之棘波分類晶片。根據植入於腦部的需求，晶片體積過大則會壓迫腦部，晶片功耗太高則會提高晶片溫度，如此必然會傷害到腦內細胞，因為以上兩個原因，此晶片設計將會著重於其面積以及功耗。 本研究提出以NEO運算法則為基底的棘波偵測器和以本論文提出之特徵擷取法則為基底的特徵擷取器，並藉由共享架構上的運算單元，進而設計出低功率、低面積的電路架構。本研究亦將電路實作於ASIC流程上，相較FPGA開發，ASIC在調整晶片的面積及功耗顯得更有彈性。為了降低功耗，本研究亦導入clock gating技術，進一步降低晶片的耗電量。 本論文於最後提出電路架構之分析，根據分析結果，選出數組參數進行面積及功耗分析。證明本研究設計之晶片比起其他現有的架構，有著非常突出的面積及功耗表現，並有著與現有架構差不多的分類效果。本論文也會簡單討論使用本架構之特徵擷取法與現有之PCA演算法、GHA演算法與Zero crossing演算法比較。Item NEO 與 GHA 多通道棘波分類系統之低功率電路設計(2015) 陳映綸; Chen, Ying-Lun本研究旨在完成一可植入式棘波分類晶片之電路設計與合成。由於植入式晶片與大腦緊密接觸，晶片面積太大會壓迫腦部，功耗太大可能會導致腦細胞受損，不可不慎。因此在設計時，晶片的面積與功耗會成為重要考量。 本研究提出基於NEO演算法的棘波偵測器以及基於GHA演算法的特徵擷取器，配合架構上的運算單元共享，設計出高效能、低功耗、低面積的電路架構。本研究並且將電路實作於ASIC流程上，相對於FPGA開發，可更有彈性的調整晶片的面積與功耗。本研究也導入了clock gating技術，透過抑制記憶體單元的動態功耗，進一步降低晶片的耗電量。 本論文最後提出電路架構的瓶頸分析，並根據分析結果，選出數組最佳參數進行進一步的面積、功耗分析。我們證明所設計出來的晶片比起其他現有的架構，有更好的面積、功耗表現，並證明clock gating在節省功耗上起了關鍵作用。本論文也簡短討論並說明GHA作為特徵擷取演算法，與在此領域常用的PCA演算法的擷取效果相去不遠，實為一有效率之替代方案。