學位論文
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Item 應用於SLAM系統之具有改良式SIFT演算法的立體視覺及其在FPGA上的實現(2020) 黃而旭; Huang, Erh-Hsu本論文設計與實現一個立體視覺(Stereo Vision)尺度不變特徵轉換(Scale- Invariant Feature Transform, SIFT)的影像辨識系統，並經由場域可程式化邏輯陣列(Field Programmable Gate Array, FPGA)的硬體加速電路實現。可以應用於即時定位與地圖構建系統(Simultaneous Localization and Mapping, SLAM)中，有效的改善視覺型機器人在自主導航下所需要的影像匹配與地圖建立等議題。在所設計的視覺系統中，機器人能於未知的環境下，能以高運算效率的方式即時比對每張拍攝的影像畫面，匹配出雙眼視覺攝影機兩張影像畫面之間的共同特徵點，並利用雙眼視覺攝影本身的結構特性，計算出各個特徵點到實際攝影機的距離，達到精準匹配影像與距離估測的目標。 本論文中，提出了新的梯度計算方法以及降低特徵描述子維度的方法，這可以大幅減少SIFT的硬體使用量及加快運算速度。此外，本論文也提出了一套立體匹配的方法，透過KITTI資料庫做為輸入影像，並使用對極幾何以及限制範圍的方法來完成立體匹配，並且完成深度的計算。本研究採用Altera的DE2i-150，操作頻率為50MHz，使用KITTI資料庫的立體影像，並擷取影像中心的640×370的大小作為輸入影像。在640×480的輸入影像中，SIFT有著205fps的影像更新率與54,911的邏輯元件使用量。在640×370的輸入影像中，立體視覺SIFT的影像辨識系統有著181fps的影像更新率及140,303的邏輯元件使用量。Item AES之遠端嵌入式系統平台(2012) 陳泓佑; Hong-You Chen當今科技傳播進步，高級加密標準（Advanced Encryption Standard）已經被廣泛應用於各方面軟硬體通訊設備。 本實驗室使用AES演算法為基礎，透過物件導向程式語言，開發出一套AES應用軟體的平台。本研究將平台增加與修改，製作出對AES之初學者能快速學習的e-learning平台。硬體方面，在EDK環境下使用MicroBlaze處理器，將AES的32位元硬體架構與軟體架構同時放置於FPGA中，讓嵌入式系統可執行AES的軟硬體功能。 此系統除了有AES基本架構外，還包含了在文字、各模式圖片、FPGA、遠端控制等各類應用。本研究最後整合軟硬體，開發提供使用者學習AES的平台，對研究AES來說，是一套很有用的工具。Item AES之超大型積體電路設計(2012) 葉幸彰; Hsing-Chang Yeh高等加密標準(Advanced Encryption Standard, AES)硬體實現在現場可程式邏輯閘陣列(FPGA)與特殊用途積體電路(ASIC)已經被很廣泛的討論，尤其是如何達到數十億吞吐量的議題；然而本實驗室近幾年在FPGA設計成果很多，但尚未實現標準元件設計，因此本研究將實驗室團隊開發的AES硬體架構改善，並架設工作站透過數位電路設計流程實現AES加密晶片。 首先本研究利用國家晶片研究中心提供的工具，將數位電路設計所需的環境與軟硬體架設起來，建立一套完整的數位晶片設計平台。接著本研究提出8位元輸入輸出的AES硬體電路架構，並搭配BRAM(包含RAM和ROM)，或使用組合邏輯運算去設計，分析其在電路設計上實現在FPGA與透過標準元件設計流程實現在ASIC上，從數據得知，其未使用BRAM的8位元輸入輸出的AES gate count為2.2k，是在目前搜尋文獻中面積最小的設計。Item 基於FPGA之單移動目標物 歷史軌跡方向即時辨識系統(2011) 劉韋辰; weichen Liu本論文主要係利用FPGA晶片及CMOS影像感測器裝置，實現一具有視覺方向感測認知之嵌入式智慧型系統，作法上係以單移動目標物歷史軌跡方向辨識為基礎，提出一種類似於人類視覺隱含有時間概念的演算方式，利用在不同時階(Time-Scale)所紀錄之物體移動所造成的歷史軌跡(Historical Trajectories)，完成移動方向辨識計算，實驗結果證明本方法具有足夠的精確度，可以達成利用視覺指令控制人機介面在應用上的需求。論文整體架構大致上可分為：(1)以軟體實現整個辨識系統的演算法、(2)將系統實現於Altera FPGA開發版之晶片設計，希望藉由優異的演算方式，突顯其利於實現於嵌入式裝置的優勢。Item 以軟硬體協同設計之目標物移動方向模糊辨識系統(2012) 朱書漢; Shu-Han Chu本論文利用Altera DE2-70實驗板以及模糊邏輯理論，提出一種以軟硬體協同設計之模糊目標物移動方向辨識系統，在SOPC (System on Program Chip, SOPC)之系統架構下，利用FPGA (Field Programming Gate Array)的硬體電路優勢，以軟硬體協同設計 (HW/SW Co-design)之方式實現硬體加速之功能。作法上係利用硬體電路獲得目標物影像之歷史軌跡，並用Nios II計算上、下、左、右方向的計數，再將此計數傳送到模糊邏輯推論的硬體電路，即可得到目標物體的移動方向。實驗結果證實本方法可以利用機器視覺來辨識目標物的移動方向，實現互動式之人機介面，達到控制機器的運作。論文整體架構大致上可分為： (1)以軟體實現此系統的演算法、 (2)將此系統實現於Altera DE2-70開發版之晶片設計，希望利用硬體平行處理的優勢，加速其演算法的速度。Item 基於渾沌門檻值調變與邊緣增強誤差擴散法之FPGA設計與實現(2010) 謝侑霖; You-Lin Sie數位半色調是一種將連續色調影像轉換成有限色調影像的技術，此技術的主要特點為使用有限的色調去呈現出連續色調的影像。此特點被廣泛應用於顯示器與印表機裝置上。然而，傳統的數位半色調演算法仍有一些缺點，因此在本論文中我們提出一個新的數位半色調演算法。有別於傳統演算法使用固定的門檻值，我們的演算法所使用的是渾沌門檻值調變，藉由渾沌門檻值調變去減少圖片中不自然的紋理。為了更進一步的增加圖片的視覺品質，我們加入邊緣增強之量化方式以增強物體之邊緣。最後為了增加執行速度以符合即時處理之需求，我們設計了一個硬體電路來實現我們的演算法。實驗結果證明，我們所提出的新演算法的確能提高視覺品質，得到較佳的圖片，並且我們設計的硬體電路的執行速度能比軟體的執行速度快超過10倍。Item 8位元AES的FPGA設計及其五種模式之影像應用(2010) 江哲豪; Che-Hao Chiang高等加密標準(Advanced Encryption Standard, AES)硬體實現在現場可程式化閘陣列(FPGA)與特殊用途積體電路(ASIC)已經被很廣泛的討論；然而在嵌入式硬體的應用上，低產率與小面積的設計在近幾年也開始被研究。 本研究提出一個小面積的硬體電路，採用8位元的架構來實現AES-128的規格，其中使用Block RAM來完成位元組替換(SubByte)與移列轉換(ShiftRow)的動作，使用共用電路方式製作混行轉換(MixColumns)；以軟體來取代硬體的金鑰擴展(KeyExpansion)，來節省電路面積。透過上述所提出的方式在FPGA上所完成的實驗數據，其資源消耗為109個Slice、速度可達到94.056Mhz，是在目前文獻中8位元架構中最快的設計。 並且針對實現影像加解密的應用時所遇到的問題，本研究分別以各文獻中的方法實做，並且針對其各種不同的結果做分析，對於他們的缺點加以改良，優點予以保留，整理出一個更好的加密工作模式。Item 32位元小面積之嵌入式AES的FPGA設計與影像應用(2009) 張國煌; Kuo-Huang Chang高等加密標準(Advanced Encryption Standard, AES)硬體實現在現場可程式化閘陣列(FPGA)與特殊用途積體電路(ASIC)已經被很廣泛的討論，尤其是如何達到數十億產率的議題；然而在嵌入式硬體的應用上，低產率與小面積的設計在近幾年也開始被研究。 本研究提出一個小面積的硬體電路，採用32位元的架構來實現AES-128的規格，其中包含2組移位暫存器(Shift Register)來完成移列轉換(ShiftRow)的動作；並利用晶片內建的Block RAM來放置整合資料，完成位元組替換(SubByte)與混行運算(MixColumn)的動作；而以軟體來取代硬體的金鑰擴展(KeyExpansion)，來節省電路面積。透過上述所提出的方式在FPGA上所完成的實驗數據，其資源消耗為110個Slice、速度可達到75Mhz(每秒可處理29張640×480大小的彩色影像)，是在目前文獻中面積最小的設計。 為實現影像加解密的應用，本研究分別使用兩種方式來與上述32位元AES核心電路整合，其一為結合嵌入式系統與IP core的架構，屬於軟體與硬體的搭配；另一為只用硬體描述語言(HDL)來實現，較偏向硬體電路來控制。Item 用FPGA實現之AES在音訊上的應用(2010) 謝忠政; Chung-Cheng Hsieh現今通訊系統之發達，使得人與人之間的溝通可以透過即時的通訊裝置如電話、手機乃至於電腦上之即時串流如會議系統、Skype…等，即可達到無時差的即時溝通，使得不論一般生活上的溝通乃至於商業活動、軍事通訊、政府機關等的溝通更加方便。然而方便的即時溝通環境和設備，但如果是必須保密的祕密通訊如商業、軍事或政府重大的機密決策等，通訊的安全就是首要的任務。 本文主要在於實現更安全的音訊加密方式，實現方式為在周邊的硬體界面上設計了類比轉數位的轉換電路，可將由外界輸入之類比音訊轉換為數位音源，此轉換後的數位資料將是加密的基礎。之後在遠端的周邊上設計一數位轉類比的硬體電路，此可將加密過後或解密後的音訊由後端的喇叭輸出而聽到加密或解密的聲音變化。 而主要實現音訊間的加∕解密系統，將採用進階加密標準（Advanced Encryption Standard，AES）演算法，並以其128位元的架構來實現，其中包括直接連線的移列轉換(ShiftRow)、並利用晶片內建的Block RAM來放置整合資料，完成位元組替換(SubByte)與混行運算(MixColumn)的動作以及存放金鑰擴展(KeyExpansion)，來節省電路面積。Item FPGA設計32-bits及128-bits AES演算法使用Block RAM(2007) 林茂元; Lin Mao Yuan高級加密標準Advanced Encryption Standard (AES)演算法為一種對稱式加密系統的新標準，於西元2001年10月由美國國家標準與技術學會NIST(National Institute of Standards and Technology)選定Rijndael區塊加密演算法定名之，目的以用來取代資料加密標準DES (Data Encryption Standard)演算法。 本篇論文中，利用HDL (Hardware Description Language)語言，針對FPGA架構及特性，實現32-bit AES演算法電路，並將其中SubByte、MixColumn，ShiftRow及KeyExpansion進行Memory Base設計，簡少FPGA上的Slices使用，因此大幅提昇電路執行的整體運作時脈。並且利用4個32-bits AES電路為基礎，並列實現128-bits的AES電路。透過此研究可以提供在FPGA上小面積、Memory Base及較高頻率與Throughput之AES電路。