以矩陣乘法為基礎應用硬體加速器於一維卷積計算之研究
| dc.contributor | 黃文吉 | zh_TW |
| dc.contributor | Hwang, Wen-Jyi | en_US |
| dc.contributor.author | 鄭博升 | zh_TW |
| dc.contributor.author | Cheng, Po-Sheng | en_US |
| dc.date.accessioned | 2023-12-08T08:02:37Z | |
| dc.date.available | 2022-08-25 | |
| dc.date.available | 2023-12-08T08:02:37Z | |
| dc.date.issued | 2022 | |
| dc.description.abstract | 隨著電腦計算能力的提升，人工智慧得以受惠於大量的卷積計算來取得資料的特徵，使電腦可以幫我們處理各種複雜的任務。在提升卷積計算的速度的研究中，以矩陣乘法來實作卷積計算是常見的一種方式。本論文針對一維的卷積計算，提出一種矩陣排列的方式，將一維卷積計算得以用矩陣乘法來達成，並且進一步的使用通用型硬體加速器，來大幅提升矩陣乘法的計算效能。將本論文的方法應用於神經網路模型，並佈署在FPGA開發版上，經過實驗的驗證，我們可以精準的產出計算結果，並且加速整體神經網路模型的計算效能。 | zh_TW |
| dc.description.abstract | none | en_US |
| dc.description.sponsorship | 資訊工程學系 | zh_TW |
| dc.identifier | 60947038S-42063 | |
| dc.identifier.uri | https://etds.lib.ntnu.edu.tw/thesis/detail/a01353af0276fa394bea34408b3a7778/ | |
| dc.identifier.uri | http://rportal.lib.ntnu.edu.tw/handle/20.500.12235/121576 | |
| dc.language | 中文 | |
| dc.subject | 矩陣乘法 | zh_TW |
| dc.subject | 卷積計算 | zh_TW |
| dc.subject | 類神經網路 | zh_TW |
| dc.subject | 硬體加速器 | zh_TW |
| dc.subject | 量化 | zh_TW |
| dc.subject | FPGA | en_US |
| dc.subject | Quantization | en_US |
| dc.subject | Systolic Array | en_US |
| dc.subject | Weight Stationary | en_US |
| dc.title | 以矩陣乘法為基礎應用硬體加速器於一維卷積計算之研究 | zh_TW |
| dc.title | Matrix multiplication based 1-D convolution with hardware accelerator | en_US |
| dc.type | etd |
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- etd