機電工程學系

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系所沿革

為迎合產業機電整合人才之需求,本校於民國 91年成立機電科技研究所,招收碩士班學生;隨後並於民國93年設立大學部,系所整合為「機電科技學系」,更於101學年度起招收博士班學生。103學年度本系更名為「機電工程學系」,本系所之發展方向與目標,係配合國家政策、產業需求與技術發展趨勢而制定。本系規劃專業領域包含「精密機械」及「光機電整合」 為兩大核心領域, 使學生不但學有專精,並具跨領域的知識,期能強化學生之應變能力,以適應多元變化的明日社會。

教學目標主要希望教導學生機電工程相關之基本原理與實務應用的專業知能,並訓練學生如何運用工具進行設計、執行、實作與驗證各項實驗,以培養解決機電工程上各種問題所需要的獨立思考與創新能力。

基於建立系統性的機電工程整合教學與研究目標,本系學士班及研究所之教育目標如下:

一、學士班

1.培育具備理論與實作能力之機電工程人才。

2.培育符合產業需求或教育專業之機電工程人才。

3.培育具備人文素養、專業倫理及終身學習能力之機電工程人才。

二、研究所

1.培育具備機電工程整合實務能力之專業工程師或研發人才。

2.培育機電工程相關研究創新與產業應用之專業工程師或研發人才。

3.培育具備人文素養、專業倫理及終身學習能力之專業工程師或研發人才。

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    鋯掺入極薄氧化釔高介電係數閘極介電層之效應
    (2012) 王文奕
    本研究是將鋯加入氧化釔 (Y2O3+Zr)作為氧化層的高介電係數薄膜材料,並成功的製作出MOS電容器。由於氧化釔和其它高介電係數薄膜材料相比,釔很容易跟矽基板產生相互擴散的現象,而鋯本身不僅是高介電係數薄膜材料且鋯和矽之間,有良好的介面品質。並針對本實驗製作出來的MOS電容器的電性和物性做分析與探討。 本研究沉積薄膜的方式是使用射頻共濺鍍技術,在常溫且充滿氬氣的真空腔體,將高純度的氧化釔和鋯之靶材,依照不同的條件濺射沉積在矽基板上,形成一層厚度7奈米的氧化釔/鋯薄膜,之後在充滿氮氣的真空腔體中,分別執行550 ℃、700 ℃和850 ℃的快速熱退火 (RTA),接著鍍上氮化鋯/鈦/鋁,製成閘極電極。最後再利用電流-電壓 (I-V)、電容-電壓 (C-V)、原子力顯微鏡 (AFM)和X光繞射儀 (XRD)等,分析探討氧化釔/鋯薄膜的電性和物性。 研究結果顯示,氧化釔/鋯薄膜擁有良好的結晶溫度 (約850 ℃)、介電係數和低的閘極漏電流,在經過700 ℃的快速熱退火後,得到的相對介電係數為14.7,閘極漏電流方面,閘極注入電壓為-1 V時,漏電流大小約為10-5 ~ 10-6 A/cm2,基板注入電壓為1 V時,漏電流大小約在10-5 ~ 10-6 A/cm2,漏電流機制符合蕭基發射,其閘極和介電層間、介電層和矽基板之間的蕭基能障分別為1.15 eV及1.01 eV。
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    氧化釔摻鋯之堆疊高介電係數介電層應用於MOS電容之特性分析
    (2012) 胡詠善
    當電晶體的尺寸隨著趨勢逐漸微縮,傳統二氧化矽製成的閘極氧化層達到了物理極限,導致漏電流劇增。因此,高介電係數材料取代傳統二氧化矽做為閘極氧化層的文獻陸續被發表。氧化釔是一個有潛力的高介電係數材料,因為氧化釔的高介電係數(12-18)、寬的能隙(5.5 eV)、熱穩定度高,與矽的相容度很高,且跟矽的晶格不匹配的程度較低。不過氧化釔容易與矽產生擴散形成界面層。另外一方面,由於氧化鋯適合做為閘極氧化層的材料,但它的結晶溫度較低,在高溫製程後會容易有結晶的現象。基於上述,本研究選擇氧化釔做為基礎,摻雜鋯至氧化釔中,形成介電層。接著覆蓋一層氮化鋯,藉由氮化鋯的特性,做為一層阻擋層,希望能減少擴散的產生。最後鍍上一層鈦金屬,在不同溫度的快速熱退火之後,量測該電容器的電性與物性。實驗結果顯示摻雜鋯後,會使高介電係數介電層在高溫製程後會有結晶的現象產生,導致薄膜表面較粗糙;覆蓋一層氮化鋯,可以減少擴散現象的發生,但如果氮化鋯的厚度不足,還是會有擴散產生。
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    三元材料(鋯、釔、氧)閘極介電層效應之研究
    (2012) 黃證宇; Jheng-Yu Huang
    本論文利用共濺鍍的方式將鋯摻雜於氧化釔層,並且進行550 ℃、700 ℃和850 ℃的快速熱退火,接著將鋁電極沉積上去就會形成Al/ZrN/Y2O3/Y2O3+Zr/p-Si和Al/ZrN/Y2O3+Zr/Y2O3/p-Si兩種結構,所沉積的氧化層厚度為7 nm。 研究結果指出,當摻雜Zr在上層的時候,透過XRD圖看出結晶的程度要來的比Zr在下層要來的嚴重,代表Zr有抑制氧原子擴散的效果,從AFM也顯出出Zr在上層的面粗糙度也較差。在電性部分,Zr在上層者造成整體的漏電流會較大。最後在蕭基發射漏電流機制方面,透過相同直流濺鍍瓦數以及相同退火溫度的試片作比較分析,發現當Zr摻雜在下層時有較高的能障。顯示出造成較低漏電流的結果有可能之主要因素是由於有較高的能障。
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    氧化釔閘極介電層之電性與漏電流機制研究
    (2010) 李洹; Huan Lee
    本實驗之中,我們成功地製作了Al/Y2O3/p-Si的MOS電容器,我們使用射頻濺鍍法沉積Y2O3薄膜其厚度為7 nm,沉積完後再分別做650、750和850 oC的快速熱退火,最後再沉積Al當作電極。由X-ray繞射儀的分析比較不同退火溫度下的Y2O3薄膜,發現在做完850 oC的快速熱退火之後Y2O3薄膜沒有結晶的產生,顯示Y2O3這個材料有很高的結晶溫度,並且隨著退火溫度的增加在2θ=55o的峰值也跟著上升,其中55o的峰值指的是矽的金屬氧化物。接著利用X-ray光電子能譜儀進行成份的分析,由分析的結果得知的確有矽的金屬氧化物的存在,並且隨著退火溫度的上升,矽的金屬氧化物的含量也是有增加的。 接下來則是對Y2O3薄膜進行C-V和I-V的量測,首先是C-V量測的結果,隨著退火溫度的上升所量測到的電容值會降低,計算得到的介電常數也跟著下降。其原因是因為由於有矽的金屬氧化物的產生,而矽的金屬氧化物本身的介電常數較低,所以有矽的金屬氧化物的產生會造成整體的介電常數下降。另外I-V的量測結果則顯示,隨著退火溫度的上升所量測到的漏電流會降低,其退火溫度為650和850 oC所量測到的電流值分別為4.56×10-1 A/cm2和3.43×10-2 A/cm2。而原因可能是因為有矽的金屬氧化物的產生,而造成整體的厚度增加使得漏電流下降。
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    氧化釔摻鋯堆疊閘極介電層之特性以及漏電機制研究分析
    (2014) 柯智馨; Ko, Chih-Hsin
    氧化釔為一個高介電係數(~12-18)材料、寬的能隙(5.5 eV)、熱穩定度高, 且與矽的相容度很高,但氧化釔容易與矽產生擴散形成界面層造成介電係數 的下降。另一方面,由於氧化鋯結晶溫度較低,在高溫製程後會容易有結晶 的現象,造成更大的漏電流產生。選擇氧化釔做為基礎,而後摻雜鋯至氧化 釔中形成介電層,接著覆蓋一層氮化鋯做為一層阻擋層,希望能減少擴散的 產生。最後鍍上一層鈦金屬,在不同溫度的快速熱退火之後,量測該電容器 的電性與物性。 本研究主要是利用共濺鍍的方式將鋯摻雜於氧化釔層,並且進行550 oC、 700 oC 和850 oC 的快速熱退火, 接著將鋁電極沉積上去就會形成 Al/Ti/ZrN/Y2O3+Zr/ Y2O3/p-Si 和Al/Ti/Y2O3+Zr/Y2O3/p-Si 兩種結構。實驗結果顯示摻雜鋯後,會使高介電係數介電層在高溫製程後會有結晶的現象產生,導致薄膜表面較粗糙;覆蓋一層氮化鋯,可以減少擴散現象的發生,但如果 氮化鋯的厚度不足,還是會有擴散產生。另外,電性方面,本實驗有量測許 多薄膜的電性數據包括在不同的量測溫度下所得到的漏電流值、由C-V 所 得之介電係數、平帶電壓的偏移量、薄膜的漏電流傳導機制等。