機電工程學系
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系所沿革
為迎合產業機電整合人才之需求,本校於民國 91年成立機電科技研究所,招收碩士班學生;隨後並於民國93年設立大學部,系所整合為「機電科技學系」,更於101學年度起招收博士班學生。103學年度本系更名為「機電工程學系」,本系所之發展方向與目標,係配合國家政策、產業需求與技術發展趨勢而制定。本系規劃專業領域包含「精密機械」及「光機電整合」 為兩大核心領域, 使學生不但學有專精,並具跨領域的知識,期能強化學生之應變能力,以適應多元變化的明日社會。
教學目標主要希望教導學生機電工程相關之基本原理與實務應用的專業知能,並訓練學生如何運用工具進行設計、執行、實作與驗證各項實驗,以培養解決機電工程上各種問題所需要的獨立思考與創新能力。
基於建立系統性的機電工程整合教學與研究目標,本系學士班及研究所之教育目標如下:
一、學士班
1.培育具備理論與實作能力之機電工程人才。
2.培育符合產業需求或教育專業之機電工程人才。
3.培育具備人文素養、專業倫理及終身學習能力之機電工程人才。
二、研究所
1.培育具備機電工程整合實務能力之專業工程師或研發人才。
2.培育機電工程相關研究創新與產業應用之專業工程師或研發人才。
3.培育具備人文素養、專業倫理及終身學習能力之專業工程師或研發人才。
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Item 先進應變工程於奈米電子元件之模擬與實驗驗證(2012) 鄧筱璇本研究分析n型電晶體元件佈局圖對於元件之應力分佈與性能表現。該先進奈米元件之應力源主要由碳化矽材料填充於源∕汲極與具有拉伸應力之接觸蝕刻終止層組成;其中碳莫耳比例為1.65 %,接觸蝕刻終止層之拉伸應力為1.1 GPa。此研究提出一利用三維有限元素分析,模擬接觸蝕刻終止層之應力對於淺溝槽隔離上方的延伸閘極與元件通道之影響。模擬若以非製程方式考慮分析時,當延伸閘極之寬度為0.2 um時,元件載子遷移率增益之最大值約達72.5 %;分析結果指出若延伸閘極之寬度超過此尺寸,則接觸蝕刻終止層之機械應力將為元件性能表現之主要影響。若採以製程方式分析之,則當延伸閘極之寬度為0.2 um時,元件載子遷移率增益之最大值約達77.5 %,該模擬結果與相關文獻之分析趨勢符合。 另一方面,本研究亦分別以二維與三維有限元素模型採用製程順序步驟之模擬法,分析具有矽鍺通道結合接觸蝕刻終止層結構之n型電晶體元件;其中接觸蝕刻終止層分別為拉伸應力為1.1 GPa與壓縮應力-2.0 GPa。分析時固定元件通道寬度為10 um並改變元件通道長度,以觀察元件通道內之應力分佈與電性性能表現。由於二維與三維模擬趨勢相互匹配,因此可以二維模擬簡化三維模擬。與元件通道寬度與長度之比例分別為10/0.11, 10/1, 10/10 (um/um)的情形下之電性測量結果相比較,發現元件通道之應力趨勢與電性測量結果相符。此外,藉由應力模擬與電性結果可得知,在較短元件通道長度時,拉伸應力之接觸蝕刻終止層可提升元件特性;而在較長通道長度時,則為壓縮應力之接觸蝕刻終止層對於元件表現有所提升。Item CESL應力層與側壁結構對NMOSFET之應力模擬(2014) 高偉傑本研究主要針對具接觸孔蝕刻停止層 (contact etch stop layer, CESL) 之n型電晶體結構進行分析,並探討其材料及結構尺寸對元件應力分佈與性能之影響。由於CESL能提升電晶體元件之效能,為探討其結構影響之顯著性,本研究將CESL區分成三個部位,分別為CESL-Top、CESL-Lateral及CESL-Bottom三個區域,探討其結構之間傳遞應力與互相影響的情形,針對材料比例作模擬設計,並比較通道區域的應力分佈。 本論文分為三個研究方向,分別為CESL區分為三個區塊之影響研究、在覆蓋CESL層下之spacer影響研究以及在覆蓋CESL層下之電晶體尺寸影響研究。為了改善結構中間接效應的影響,在設計結構中,以區域結構分別建立,並在部分結構中施加應力的方式去探討,在n型電晶體中覆蓋1 GPa之CESL拉伸應力,而在改變閘極長度時,使得接觸CESL所覆蓋的區域也會跟著變動,可以隨著分析圖示中看出力量的分佈情形。首先,本文以2D模擬與文獻作比較,確定通道區域在z方向發生結構間的間接效應影響後,便以3D模擬設計去改善間接效應所帶來的應力現象,結果也發現在短通道時,CESL-Bottom區域能提供在通道中x方向最為顯著的影響。 另一方面,在電晶體製程的側壁結構 (spacer) 也是擔任傳遞力量的重要角色,在側壁結構內側的氧化層也常因為尺寸過小而被忽略,本研究設計二氧化矽層與氮化矽層之間的結構比例,觀察其CESL傳遞力量至通道間的影響情形,本研究考慮元件佈局圖對於電晶體之應力分佈與性能表現之影響,以二維與三維有限元素分析,發現在二氧化矽層與氮化矽層之間比例為1:3時,CESL傳遞應力至通道中開始出現有效的提升,而在短通道中也有更明顯的表現。因此,針對短通道結構設計,若適度調整spacer結構中較低楊氏係數的材料比例,便能於通道區域產生機械應力,其能有效的改善電晶體性能。Item 矽鍺通道與CESL應力層之機械性質對N型奈米元件之影響(2013) 陳姿含本研究分析具矽鍺通道結構之N型電晶體,其結構尺寸對於元件之應力分佈與性能表現。該研究證實,藉由接觸蝕刻停止層結合矽鍺應力源之先進應變工程技術,能有效提升元件性能。將矽鍺通道因晶格不匹配而產生之應力,與接觸蝕刻停止層之內應力結合,組成多重應力源結構,並藉由三維有限元素分析軟體,模擬分析此結構於N型電晶體內之通道應力分佈。分別使用1.1 GPa之拉伸應力與-2 GPa之壓縮應力,做為接觸蝕刻停止層之內應力,並將0 %、 22.5 %與 25 % 做為矽鍺通道之鍺莫耳分率用以模擬分析。分析結果指出鍺濃度愈高(大於零),則晶格不匹配程度愈大,故通道產生之應力愈多。其中,固定鍺濃度為22.5 %且元件閘極寬度為10 m,當改變元件通道長度為0.11、1與10 (m) 時,該元件通道之應力趨勢與電性測量結果相符合。為了觀察三維模擬之表現而改變通道寬度予以分析,結果顯示隨著閘極寬度愈長,三維結果會逐漸收斂至二維結果,可視為一平面應變狀態。 此外,考慮元件佈局圖對於電晶體之應力分佈與性能表現之影響,本研究利用三維有限元素分析,模擬具有內應力之接觸蝕刻停止層與矽鍺層對於延伸閘極結構與通道應力的影響。結果顯示增長延伸閘極之寬度,則延伸閘極彎曲效應增加致使通道應力增加,將使元件性能有所提升,而當延伸寬度大於1 m ,則元件通道應力逐漸趨於飽和狀態。Item 具有深度 STI 的NMOSFET 之應變工程模擬(2013) 鄧榮皓; Deng Rong Hao金氧半場效電晶體(MOSFET)節點技術不斷縮小至22奈米以下,因此在半導體應變工程中,接觸蝕刻終止層(CESL)與淺溝槽隔離(STI)被視為重要技術,兩種應力源可提高有效地電晶體的載子遷移率。而利用有限元素模擬的方法下,本研究探討在n型MOSFET中,STI幾何結構對於電晶體性能的影響。在上述條件下主要是利用不同製程方法讓矽通道的產生通道應力轉換以及CESL的內應力的影響進行分析。由模擬結果得知,具有深度的STI結構較無深度的STI更有用處,因為應力源所造成的Si通道的應力分佈是較高的。此外,藉由壓阻效應,可提高電晶體的載子遷移率的性能提高,由於上述的壓阻效應,可做出結論整合STI和CESL應力源可以有效的提高中10%〜20%載子遷移率。最後,對於電晶體應力分佈影響最重要的四個因子,閘極寬度、源∕汲極的長度、STI的長度、STI的深度。經過變異數分析結果後,源∕汲極長度與STI的深度這兩個因子對於載子遷移率增益的影響程度最為顯著。Item 接觸蝕刻停止層與矽鍺通道之機械性質對具偽閘極陣列N型短通道奈米元件之影響(2016) 李典勇; Li, Dian-Yong本研究旨在分析於不同閘極寬度、偽閘極陣列數量,以及不同偽閘極間Poly-to-Poly距離的情形下,具矽鍺通道結構N型偽閘極陣列電晶體之應力分佈與性能表現。而經研究後發現,藉由接觸蝕刻停止層結合矽鍺通道結構之應變工程技術可有效提升元件性能。將矽鍺通道因晶格不匹配而產生之應力,與接觸蝕刻停止層之內應力結合,組成多重應力源結構,並藉由三維有限元素分析軟體,模擬分析此結構於N型電晶體內之通道應力分佈。使用3.0 GPa之拉伸應力,做為接觸蝕刻停止層之內應力,並將25 % 做為矽鍺通道之鍺莫耳分率用以模擬分析。分別對偽閘極陣列數量與偽閘極間Poly-to-Poly距離進行調變,結果顯示當電晶體閘極寬度較寬時,單根閘極之載子遷移率比多根偽閘極陣列之情形更為優異,而較短的Poly-to-Poly結構之載子遷移率會比較長的Poly-to-Poly結構更為優異,而最佳之電晶體特性表現將會發生在閘極寬度為100 nm之結構尺寸,約能比傳統電晶體提升40%之效能。Item 具應力梯度接觸蝕刻停止層與源、汲極晶格不匹配對N型奈米元件的影響(2016) 郭彥廷; Kuo, Yen-Ting本研究旨在分析具多重應力源結構之N型奈米電晶體,其元件結構尺寸對於元件應力分佈之性能及表現。該電晶體結構之多重應力源包括:1、晶格不匹配之源/汲極區域,以及2、在厚度方向上具應力梯度之接觸蝕刻停止層(CESL)。藉由本研究所提出之創新模擬法所得之分析結果證實,由具應力梯度之CESL結合矽碳源/汲極晶格不匹配引致應力源之先進應變工程技術,能夠精準預測真實電晶體通道區域之應力與應變分佈情形。為了探討CESL薄膜應力梯度對本研究之影響,本研究施予1.0 GPa拉伸內應力,在模擬分析時固定其厚度,並分別以多次沈積方式諸如1、2、4、8與12次,以逐層堆疊的方式進行數值收斂性分析;結果得知沈積次數愈多者將愈接近實際元件之應力分佈,且元件通道應力分佈將收斂於一定值。採用上述模擬方式對具 1.0 GPa t-CESL及源/汲極區域鑲埋1.65 %碳莫耳分率之矽碳合金之多重應力源結構,進行電晶體通道寬度調變模擬分析,其結果指出,多重應力源結構改善電晶體之效能將優於單一應力源結構,而隨著通道寬度越寬,通道應力趨於飽和,並且經由一階壓阻係數關係式,得知電晶體性能提升比例。 此外,考慮多重應力源結構對於鍺基板電晶體的性能表現,並藉由本論文使用之創新模擬方法,將具應力梯度之t-CESL結合鍺矽源/汲極晶格不匹配引致應力之多重應力源結構進行模擬分析。結果指出,越高的矽莫耳分率之鍺矽合金,對通道應力影響越大,並且隨著通道寬度的延伸,應力趨於飽和,最後由一階壓阻係數關係式,獲得鍺基板電晶體性能提升比例。