學位論文
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Item 先進矽鍺元件之應力估算與效能分析(2012) 洪敏惠隨電子產品輕薄短小及功能多樣化之潮流，傳統之矽基半導體元件已無法符合下一世代元件於速度或功能之要求，因此除藉由縮減元件特徵尺寸外，應變工程之導入對於奈微電子元件之效能提升益顯重要。然而，電路圖案化之影響諸如具突起之多晶矽閘極對窄通道元件之引致應力大小，相關文獻卻鮮少有完整地討論。 有鑑於此，本研究系統性地探討應變工程對於突出之多晶矽閘極寬度於具窄通道之P型半導體元件之性能表現。本論文分為兩部份，首先使用因子實驗設計概念結合有限元素之模擬法，對PMOS半導體元件進行應力模擬。分析時選擇四個重要設計因子，分別為延伸閘極寬度、源∕汲極長度、元件通道寬度，以及CESL內含應力值進行變異數分析，並討論其對於載子遷移率之影響性。由變異數分析可得知其因子重要影響程度前三項依序為CESL之應力值、CESL應力值與延伸閘極寬度兩因子間之交互作用，延伸閘極寬度。由上述分析獲知，延伸閘極寬度這一設計因子對於半導體元件其載子遷移率增益之影響為十分重要。其次，為了瞭解CESL應力與延伸閘極寬度兩因子間之交互作用關係，故於本研究使用中央合成設計法得到該因子間之反應曲面圖。藉由該曲面圖吾人可以進而獲得其優化之組合關係。 第二部份，由於在文獻中可得知矽鍺合金源/汲極長度愈長則P型半導體元件其阻值會隨之減少。因此對不同大小之延伸閘極寬度與矽鍺合金之源/汲極長度進行敏感度分析，討論元件不同方向其應力值與載子遷移率之增益。分析結果指出當延伸閘極寬度於0.2 m時，其所貢獻之載子遷移率為最大。Item 先進應變工程於奈米電子元件之模擬與實驗驗證(2012) 鄧筱璇本研究分析n型電晶體元件佈局圖對於元件之應力分佈與性能表現。該先進奈米元件之應力源主要由碳化矽材料填充於源∕汲極與具有拉伸應力之接觸蝕刻終止層組成；其中碳莫耳比例為1.65 %，接觸蝕刻終止層之拉伸應力為1.1 GPa。此研究提出一利用三維有限元素分析，模擬接觸蝕刻終止層之應力對於淺溝槽隔離上方的延伸閘極與元件通道之影響。模擬若以非製程方式考慮分析時，當延伸閘極之寬度為0.2 um時，元件載子遷移率增益之最大值約達72.5 %；分析結果指出若延伸閘極之寬度超過此尺寸，則接觸蝕刻終止層之機械應力將為元件性能表現之主要影響。若採以製程方式分析之，則當延伸閘極之寬度為0.2 um時，元件載子遷移率增益之最大值約達77.5 %，該模擬結果與相關文獻之分析趨勢符合。 另一方面，本研究亦分別以二維與三維有限元素模型採用製程順序步驟之模擬法，分析具有矽鍺通道結合接觸蝕刻終止層結構之n型電晶體元件；其中接觸蝕刻終止層分別為拉伸應力為1.1 GPa與壓縮應力－2.0 GPa。分析時固定元件通道寬度為10 um並改變元件通道長度，以觀察元件通道內之應力分佈與電性性能表現。由於二維與三維模擬趨勢相互匹配，因此可以二維模擬簡化三維模擬。與元件通道寬度與長度之比例分別為10/0.11, 10/1, 10/10 (um/um)的情形下之電性測量結果相比較，發現元件通道之應力趨勢與電性測量結果相符。此外，藉由應力模擬與電性結果可得知，在較短元件通道長度時，拉伸應力之接觸蝕刻終止層可提升元件特性；而在較長通道長度時，則為壓縮應力之接觸蝕刻終止層對於元件表現有所提升。Item 超精密定位平台撓性結構之研究(2009) 范功達; Gong Da Fan摘要 現今位移平台大部分以四組壓電塊控制三個自由度較為廣泛，若減少一組壓電塊來控制三個自由度且不降低原有功能，必能減少成本開銷，故本研究以一組壓電塊控制一軸自由度為目標，且參考各類之論文不難發現以旋轉定位平台幾乎都是使用兩組壓電塊來達成旋轉定位平台之功能。故本研究以旋轉定位平台之分析為主軸，是以槓桿原理固定端與施力端來設計旋轉定位平台，施加電壓於壓電材料使旋轉定位平台之結構變形產生位移，並用田口方法決定位移平台最佳尺寸達成定位精度。 本研究將奈米定位平台的分析與設計結果應用於光學領域上。用田口式和有限元素分析來得之設計尺寸，實作出旋轉定位平台，並以兩種方式搭配作檢測： 1.給予某一定電壓，使壓電塊產生形變，將感測信號傳至回饋式功率放大器，從而得知所產生的位移。 2.藉由麥克森干涉系統以干涉條紋可以得知位移量。 檢測結果與模擬數據吻合。 關鍵詞：精密定位平台，撓性結構、田口方法、有限元素分析。Item CESL應力層與側壁結構對NMOSFET之應力模擬(2014) 高偉傑本研究主要針對具接觸孔蝕刻停止層 (contact etch stop layer, CESL) 之n型電晶體結構進行分析，並探討其材料及結構尺寸對元件應力分佈與性能之影響。由於CESL能提升電晶體元件之效能，為探討其結構影響之顯著性，本研究將CESL區分成三個部位，分別為CESL-Top、CESL-Lateral及CESL-Bottom三個區域，探討其結構之間傳遞應力與互相影響的情形，針對材料比例作模擬設計，並比較通道區域的應力分佈。 本論文分為三個研究方向，分別為CESL區分為三個區塊之影響研究、在覆蓋CESL層下之spacer影響研究以及在覆蓋CESL層下之電晶體尺寸影響研究。為了改善結構中間接效應的影響，在設計結構中，以區域結構分別建立，並在部分結構中施加應力的方式去探討，在n型電晶體中覆蓋1 GPa之CESL拉伸應力，而在改變閘極長度時，使得接觸CESL所覆蓋的區域也會跟著變動，可以隨著分析圖示中看出力量的分佈情形。首先，本文以2D模擬與文獻作比較，確定通道區域在z方向發生結構間的間接效應影響後，便以3D模擬設計去改善間接效應所帶來的應力現象，結果也發現在短通道時，CESL-Bottom區域能提供在通道中x方向最為顯著的影響。 另一方面，在電晶體製程的側壁結構 (spacer) 也是擔任傳遞力量的重要角色，在側壁結構內側的氧化層也常因為尺寸過小而被忽略，本研究設計二氧化矽層與氮化矽層之間的結構比例，觀察其CESL傳遞力量至通道間的影響情形，本研究考慮元件佈局圖對於電晶體之應力分佈與性能表現之影響，以二維與三維有限元素分析，發現在二氧化矽層與氮化矽層之間比例為1:3時，CESL傳遞應力至通道中開始出現有效的提升，而在短通道中也有更明顯的表現。因此，針對短通道結構設計，若適度調整spacer結構中較低楊氏係數的材料比例，便能於通道區域產生機械應力，其能有效的改善電晶體性能。Item 矽鍺通道與CESL應力層之機械性質對N型奈米元件之影響(2013) 陳姿含本研究分析具矽鍺通道結構之N型電晶體，其結構尺寸對於元件之應力分佈與性能表現。該研究證實，藉由接觸蝕刻停止層結合矽鍺應力源之先進應變工程技術，能有效提升元件性能。將矽鍺通道因晶格不匹配而產生之應力，與接觸蝕刻停止層之內應力結合，組成多重應力源結構，並藉由三維有限元素分析軟體，模擬分析此結構於N型電晶體內之通道應力分佈。分別使用1.1 GPa之拉伸應力與-2 GPa之壓縮應力，做為接觸蝕刻停止層之內應力，並將0 %、 22.5 %與 25 % 做為矽鍺通道之鍺莫耳分率用以模擬分析。分析結果指出鍺濃度愈高(大於零)，則晶格不匹配程度愈大，故通道產生之應力愈多。其中，固定鍺濃度為22.5 %且元件閘極寬度為10 m，當改變元件通道長度為0.11、1與10 (m) 時，該元件通道之應力趨勢與電性測量結果相符合。為了觀察三維模擬之表現而改變通道寬度予以分析，結果顯示隨著閘極寬度愈長，三維結果會逐漸收斂至二維結果，可視為一平面應變狀態。 此外，考慮元件佈局圖對於電晶體之應力分佈與性能表現之影響，本研究利用三維有限元素分析，模擬具有內應力之接觸蝕刻停止層與矽鍺層對於延伸閘極結構與通道應力的影響。結果顯示增長延伸閘極之寬度，則延伸閘極彎曲效應增加致使通道應力增加，將使元件性能有所提升，而當延伸寬度大於1 m ，則元件通道應力逐漸趨於飽和狀態。Item 接觸蝕刻停止層與矽鍺通道之機械性質對具偽閘極陣列N型短通道奈米元件之影響(2016) 李典勇; Li, Dian-Yong本研究旨在分析於不同閘極寬度、偽閘極陣列數量，以及不同偽閘極間Poly-to-Poly距離的情形下，具矽鍺通道結構N型偽閘極陣列電晶體之應力分佈與性能表現。而經研究後發現，藉由接觸蝕刻停止層結合矽鍺通道結構之應變工程技術可有效提升元件性能。將矽鍺通道因晶格不匹配而產生之應力，與接觸蝕刻停止層之內應力結合，組成多重應力源結構，並藉由三維有限元素分析軟體，模擬分析此結構於N型電晶體內之通道應力分佈。使用3.0 GPa之拉伸應力，做為接觸蝕刻停止層之內應力，並將25 % 做為矽鍺通道之鍺莫耳分率用以模擬分析。分別對偽閘極陣列數量與偽閘極間Poly-to-Poly距離進行調變，結果顯示當電晶體閘極寬度較寬時，單根閘極之載子遷移率比多根偽閘極陣列之情形更為優異，而較短的Poly-to-Poly結構之載子遷移率會比較長的Poly-to-Poly結構更為優異，而最佳之電晶體特性表現將會發生在閘極寬度為100 nm之結構尺寸，約能比傳統電晶體提升40%之效能。Item 具應力梯度接觸蝕刻停止層與源、汲極晶格不匹配對N型奈米元件的影響(2016) 郭彥廷; Kuo, Yen-Ting本研究旨在分析具多重應力源結構之N型奈米電晶體，其元件結構尺寸對於元件應力分佈之性能及表現。該電晶體結構之多重應力源包括：1、晶格不匹配之源/汲極區域，以及2、在厚度方向上具應力梯度之接觸蝕刻停止層（CESL）。藉由本研究所提出之創新模擬法所得之分析結果證實，由具應力梯度之CESL結合矽碳源/汲極晶格不匹配引致應力源之先進應變工程技術，能夠精準預測真實電晶體通道區域之應力與應變分佈情形。為了探討CESL薄膜應力梯度對本研究之影響，本研究施予1.0 GPa拉伸內應力，在模擬分析時固定其厚度，並分別以多次沈積方式諸如1、2、4、8與12次，以逐層堆疊的方式進行數值收斂性分析；結果得知沈積次數愈多者將愈接近實際元件之應力分佈，且元件通道應力分佈將收斂於一定值。採用上述模擬方式對具 1.0 GPa t-CESL及源/汲極區域鑲埋1.65 %碳莫耳分率之矽碳合金之多重應力源結構，進行電晶體通道寬度調變模擬分析，其結果指出，多重應力源結構改善電晶體之效能將優於單一應力源結構，而隨著通道寬度越寬，通道應力趨於飽和，並且經由一階壓阻係數關係式，得知電晶體性能提升比例。 此外，考慮多重應力源結構對於鍺基板電晶體的性能表現，並藉由本論文使用之創新模擬方法，將具應力梯度之t-CESL結合鍺矽源/汲極晶格不匹配引致應力之多重應力源結構進行模擬分析。結果指出，越高的矽莫耳分率之鍺矽合金，對通道應力影響越大，並且隨著通道寬度的延伸，應力趨於飽和，最後由一階壓阻係數關係式，獲得鍺基板電晶體性能提升比例。