Browsing by Author "Yi-Jhang Lin"

Filter results by typing the first few letters
Now showing 1 - 2 of 2
  • No Thumbnail Available
    Item
    A 0.6 V low-power 3.5 GHz CMOS low noise amplifier for WiMAX applications
    (Wiley-Blackwell, 2012-01-01) Jeng-Han Tsai; Yi-Jhang Lin; Hao-Chun Yu
    In this letter, a low-voltage and low-power 3.5-GHz low noise amplifier (LNA) is designed and fabricated using TSMC 0.18-lm MS/RF complementary metal-oxide-semiconductor field effect transistor (CMOS) technology. The complementary current-reused topology is utilized to achieve low dc power consumption while maintaining reasonable gain performance. Consuming 1.38 mW dc power from 0.6 V supply, the LNA achieves a small signal gain of 16.09 dB and a noise figure of 4.702 dB at 3.5 GHz. Compared with previously reported LNA, the MMIC has excellent FOM performance. VC 2011 Wiley Periodicals, Inc. Microwave Opt Technol Lett 54:145–147, 2012; View this article online at wileyonlinelibrary.com
  • No Thumbnail Available
    Item
    V 頻帶CMOS低雜訊放大器設計與分析
    (2011) 林益璋; Yi-Jhang Lin
    隨著無線通訊技術快速發展，射頻積體電路朝向更高頻率、更高資料傳輸速率、更寬頻帶與高整合度發展。無需執照的60GHz頻段之數GHz頻寬逹成超高速率傳輸的可行性。在60GHz前端收發機中低雜訊放大器為其中一重要元件，低雜訊放大器被用來放大從天線接收之微弱訊號且具最小雜訊指數。我們採用CMOS製程技術製作，因CMOS製程技術具有小面積、低成本、低功率消耗與高整合度等優點，在毫米波頻段是極具吸引力的製程技術。 在本論文中設計二種符合V頻段規範CMOS低雜訊放大器，所採用製程為TSMC 90nm RF CMOS process。在第一個晶片我們實現V頻帶三級串接低雜訊放大器，第一級與第二級採用雜訊指數較低之共源級組態以降低整體放大器雜訊指數，第三級則採用疊接組態以提升增益，因此，此設計在55.5GHz時有5.4dB的雜訊指數有不錯的表現，包含測試pad之晶片面積為0.46mm2，且在56.6GHz有最大增益13.1dB。 在第二個晶片設計採用二級串接疊接組態架構，我們所提出疊接組態設計方法與傳統疊接組態設計方法相比，改善了穩定度、更低雜訊指數、更高的增益與更低功率消耗，雙級串接疊接組態放大器在56.9GHz達成18.95dB峰值增益，在65.5GHz有4.7dB雜訊指數，3dB頻寬範圍從54.7GHz到63.1GHz，當頻率為60GHz時IP1dB為-20dBm，整體功率消耗為15.3mW，包含pad之晶片面積為0.308mm2。