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24-GHz低雜訊放大器之靜電放電防護設計
(2017) 林孟霆; Lin, Meng-Ting
本論文主旨為應用於射頻積體電路之全晶片靜電防護電路，本論文設計了兩種應用於高頻積體電路的靜電放電防護設計，並與先前論文所提出的傳統防護電路來做比較。所下線之晶片皆使用0.18um CMOS製程。傳統靜電放電箝制電路已被廣泛應用於靜電放電防護設計之中，然而其高佈局面積在先進製程中往往會是個麻煩，因此本篇論文利用矽控整流器低佈局面積與優秀靜電防護能力特性，來加以改善傳統電路，而矽控整流器的閂鎖效應與導通速度過慢問題，本論文也提出了解決方法；本論文提出使用內嵌入式矽控整流器二極體串來改良原先P型與N型二極體的靜電放電能力，透過量測結果比較，本論文提出的兩種靜電放電防護設計皆能在單一面積下提供最佳的靜電耐受度並擁有且較低損耗值。為了驗證靜電防護電路應用於高頻電路的實際功用，本論文也設計了24GHz低雜訊放大器並搭配適當尺寸的防護電路，在量測結果中，本論文所提出的防護設計並不會影響高頻電路之響應。
Ｑ版風格LINE貼圖設計之創作研究-以四面佛為例
(2021) 林俊宇; Lin, Chun-Yu
本研究將以設計師角度出發，先運用文獻探討針對貼圖的發展做出趨勢分析，以保羅．艾克曼的臉部表情編碼系統，與魯道夫．拉邦的拉邦運動分析論，概略分析熱門貼圖的表情與動作，並結合宗教人物Ｑ版貼圖的案例研究，例如Ｑ版元素中重要的頭身比例、五官比例、趣味肢體動作等，使貼圖讓使用者覺得可愛並且具有療癒感的同時，提升人們對四面佛的好感度，藉由增加使用者購買貼圖的意願，進而發展四面佛在台灣的曝光率與知名度。研究過程包含：（1）分析現有熱門LINE貼圖之設計要點、重點元素、特色風格來確立角色識別度及形象的一致性（2）了解四面佛這尊神祉，了解其特色元素與文化形象（3）再輔以問券進行貼圖7項類別：「狀態類」、「流行語類」、「動作類」、「問候類」、「情緒類」、「答覆類」、「撒嬌類」的喜好度調查以及專家訪談分析之結果進行綜整（4）依據上述訪談經驗與問券喜好度調查結果做為創作依據。最後設計出21款四面佛Ｑ版貼圖為作品，並依照其內容進行情境模擬，並透過線上展覽的形式作為呈現，並蒐集觀展者意見後得出結論共三項：（1）行動即時通訊軟體上貼圖的設計核心為設計元素的界定（２）貼圖設計專家以生活中的要素做為設計核心（３）以年輕化與共鳴感、稀有性提升貼圖設計之差異化價值。
元件層級及系統層級之靜電放電防護設計
(2017) 傅偉豪; Fu, Wei-Hao
隨著製程演進，積體電路中電晶體尺寸逐漸縮小，靜電放電 (ESD) 容易造成晶片內部不可逆之破壞，因此積體電路產品中靜電放電防護的可靠度議題必須被深入探討。現今的積體電路在出廠時需要做元件層級的靜電放電測試，當積體電路安裝在電子產品後，又需要做系統層級的靜電放電測試。因系統層級靜電放電的測試規範 (IEC 61000-4-2) 的嚴格要求，積體電路產品常通過了元件層級靜電放電的測試標準，也可能無法達到系統層級的靜電放電的標準，因此本論文進行元件層級和系統層級的靜電放電防護研究。在論文第二章使用雙極性電晶體 (BJT)、二極體 (diode)、閘極接地N型金屬氧化物半導體場效電晶體 (GGNMOS)、靜電放電箝制 (power clamp) 作為靜電放電防護電路的研究基礎，並在0.18um 1.8 V 的 Bi CMOS製程下實現。這些防護電路使用傳輸線觸波產生器 (TLP) 系統、人體放電模式 (HBM) 儀器、靜電槍 (ESD gun) 進行測試，測試結果證明二極體和靜電放電箝制有較好的元件層級的防護能力。瞬態電壓抑制 (TVS) 二極體被用來提升系統層級的靜電放電防護能力。在論文第三章提出了一項創新使用二極體串嵌入式矽控整流器 (DSESCR) 之靜電放電防護元件，因傳統式的二極體串聯 (TDS) 和改善型二極體串 (IDS) 有較高箝制電壓及高漏電流，故DSESCR被用來改善缺點。此元件在0.18um 1.8 V 的 CMOS製程下實現。這些防護電路使用TLP系統、HBM 儀器、ESD gun進行測試，測試結果證明能有效改善漏電過大及箝制電壓過大的缺點。本論文第二章及第三章所設計的元件，可以依其特性應用在各種的電路上，能夠有效的防護內部電路。
具備防止誤觸發機制之低漏電流靜電放電箝制電路
(2024) 陳柏孝; Chen, Po-Xiao
台灣期貨市場頻繁交易人對期貨市場報酬波動的影響
(2018) 林俊佑; Lin, Chun-Yu
本研究主要目的為探討台灣期貨市場中，頻繁交易人對於期貨市場報酬波動的影響。我們以台灣期貨市場中的大台指期貨與小台指期貨為研究標的，並根據成交量大以及持倉率低兩個特徵篩選期貨市場中的頻繁交易人。將頻繁交易人成交量區分為預期與未預期兩部分，以GARCH模型及不對稱Component GARCH模型探討其對市場報酬波動的影響。實證結果發現預期成交量與市場報酬波動呈正向顯著關係，未預期成交量與市場報酬波動呈負向關係但不顯著，不同過去多數文獻發現市場波動為未預期成交量所解釋。長期波動與短期波動亦皆由預期成交量所解釋，呈正向顯著關係。此外，本研究發現預期成交量對於短期波動的影響大於長期波動。
多次跨島播遷與基因交流驅動菲律賓特有雙葉塔冠角蟬種群的多樣化
(2023) 林俊佑; Lin, Chun-Yu
海洋島嶼因其獨特的獨立性、特有性和相對年輕等特徵被廣泛認為是研究演化的天然實驗室。擁有豐富的動物相和超過7,000個島嶼的菲律賓群島，為研究島嶼生物多樣性提供了寶貴的機會。本研究調查了菲律賓特有東亞塔冠角蟬種群Pyrgonota bifoliata的多樣化，推測它們的多樣化主要是受到更新世冰期循環的影響，抑或是早期板塊活動或現有的島嶼界線所造成。藉由簡化基因組定序（RADseq）資料，我訂出12個P. bifoliata物種群的分類操作單元。這些分類操作單元的分化事件發生在更新世冰期循環期間，顯示更新世複合島群（PAIC）可能影響了它們的多樣化。然而祖先分布重建結果顯示了數個PAIC之間的播遷事件，暗示著海洋島嶼和PAIC之間的海洋隔離並未強烈地阻礙P. bifoliata角蟬的播遷。此外，我們使用近似貝葉斯計算與隨機森林（ABC-RF）方法推測了島嶼內、島嶼間、以及PAIC間的譜系分化情境。結果顯示，不論島嶼內或島嶼間分化分化的族群，在末次冰盛期後至今仍持續地有基因交流。在PAIC之間的物種分化的初期也偵測到遺傳交流。因此這篇研究結果顯示，跨海播遷與持續的基因流推動了P. bifoliata物種群的多樣化。此外，長距離跨海播遷可能比以前想像的更頻繁。
射頻功率放大器之靜電放電防護設計
(2017) 李冠儀; Li, Guan-Yi
本論文旨在利用嵌入矽控整流器之串接二極體來完成大訊號擺幅功率放大器的靜電放電防護設計，為了比較所提出的靜電放電防護電路的優劣性，也設計了串接二極體以及二極體觸發矽控整流器兩種靜電放電防護電路來提供比較。為了驗證所提出的靜電放電防護電路在實際電路上的效能，本論文也設計了一個功率放大器電路來搭配此次所設計的三種靜電放電防護電路。實驗結果顯示，嵌入矽控整流器之串接二極體不會造成訊號的衰減及失真，且能夠有效的保護功率放大器。在本論文中所設計的電路皆使用0.18-μm CMOS製程完成。並在實際的量測中發現，搭配串接二極體寄生矽控整流器的功率放大器電路能承受7 kV以上人體放電模式之靜電放電測試。
對CMOS金屬化中由靜電放電誘發之電遷移研究
(2024) 侯洋守; Hou, Yang-Shou
應用於K/Ka頻段積體電路之靜電放電防護設計
(2015) 張榮堃; Chang, Rong-Kun
本論文設計之電感嵌入矽控整流器的靜電放電防護元件可在共振的頻率之下使電路的小訊號增益損耗降低，只要選擇正確的電感感值便可以達成目標。此外，矽控整流器能在最小的面積下提供最高的靜電放電耐受度，達成較佳的電路靜電放電防護能力。為了驗證靜電放電防護元件在實際電路上的效能，本論文同時設計了一個低雜訊放大器電路，並且裝備本論文所提出之電感嵌入矽控整流器的靜電放電防護元件，在實驗結果比較中，本論文所提出的設計並不會降低電路的小訊號增益。本論文中的所有電路皆使用0.18um CMOS製程實現。透過實驗分析比較結果，本論文所提出的設計確實能夠達成良好的靜電放電防護能力，使電路能夠承受4kV的人體放電模式之靜電放電測試，證明電路能夠有效地被該元件保護。
應用於N型電晶體與射頻電路之靜電放電防護設計
(2024) 謝佳佑; Hsieh, Chia-You
隨著製程發展，積體電路越發脆弱，而靜電荷仍存在於環境，故靜電放電為積體電路可靠度的重要議題。為了使各電路在最小的影響下有足夠的靜電放電耐受度，須考量各種因素。部分應用因成本、性能或是製程上的限制，只能採用全N型電晶體設計，因此本論文提出了全N型電晶體之靜電放電防護設計，而部分高速或射頻電路也因性能考量使用全N型電晶體設計，在此類應用下還須考量寄生電容以避免影響高頻特性，此外，面積也是一大考量，以符合成本上的要求。本論文提出四種全NMOS之電源間靜電放電箝制電路與一種應用於射頻電路之主動式靜電放電防護設計，前者採用全NMOS設計並可節省12-14%的面積，且於實驗結果中展現出比傳統電路更高的靜電放電耐受度、相似的箝制電壓與漏電流，而與過往常見的全NMOS防護設計相比也有足夠低的觸發電壓以應用於先進製程；後者於訊號端上使用二極體作為放電元件，但此作法在10GHz以上頻段仍有較高的插入損耗，而使用電感會使面積過大，故採用一放大器提升二極體在13-17GHz下的高頻性能，且不影響其防護能力，此提出設計相比其他文獻可有更高的效用，於未來工作中也提出了採全NMOS的主動式靜電放電防護設計。
應用於寬頻之靜電放電防護設計
(2019) 賴玉瑄; Lai, Yu-Hsuan
本論文提出了一種應用於寬頻積體電路之全晶片靜電放電防護設計，在0.18μm CMOS製程下，以矽控整流器元件搭配分散式電路的設計，並與既有二極體元件的設計相比較。當內部電路的操作頻率上升，寄生電容造成的訊號損耗也益加嚴重，單級的靜電放電防護設計不再適用於高頻電路，為了維持原有的防護效果，本論文提出π型架構的設計，將單級的防護元件以小尺寸分散至兩級，藉由匹配元件的使用，來降低訊號通過時的損耗，傳統的π型架構設計使用的是二極體元件，本論文則是採用矽控整流器元件搭配π型架構，矽控整流器在單位面積下具有高的靜電放電耐受度，藉由二極體串的觸發，導通速度得以提升，並藉由電感的使用來達到良好的寬頻表現。最後，將傳統二極體設計與本設計應用於K波段下的低雜訊放大器，透過電路的量測結果，驗證對電路的影響與實際的防護效果。
應用於負電壓電路之高耐壓靜電放電防護設計
(2024) 吳青霖; Wu, Ching-Lin
隨著製程日益進步，電晶體的閘極氧化層相較過往更加脆弱，靜電放電測試對電路的可靠度評估已成為重要指標。而在一些高壓電路應用中，必須更加慎重考慮靜電放電對電路的影響。閘極氧化層隨著製程越來越薄，供應電壓也會隨之降低，故使用低壓元件來達到高耐壓特性成為一大挑戰。此外，相較於一般只使用正電壓供應的電路，一些如植入式生醫電路、發電廠自動裝置等，通常會配置正、負電壓源。先前許多論文使用低壓元件來達到可承受高電壓的箝位電路，並已證實其有效性，但幾乎僅針對正電壓下的防護設計，對於負電壓下的箝位電路研究非常稀少。並且在負電壓工作下，共接地的p型基底會有超乎預期的寄生路徑，因此在設計電路時必須多加考量，以避免電路的不當操作。第二章提出了應用在負電壓下之高耐壓靜電放電箝位電路，所有電路均在TSMC 0.18-μm 1.8V/3.3V CMOS製程下實現。為了解決上述寄生路徑的問題，整個箝位電路除了在最高電位使用pMOS外，其餘部分使用nMOS，並利用深層n型井隔開共接地p型基底與nMOS的p型井，且深層n型井接至最高電位(0V)。此外，由於低壓元件的閘極氧化層較薄，故設計電路時每個電晶體的任兩端跨壓最高只能承受1×VDD，如此可解決閘極氧化層可靠度的問題。第三章對提出的電路做各種量測，包含分析其耐受度以及長時間可靠度在室溫以及嚴苛環境下的變化，來驗證提出的電路能有效的保護內部電路。第四章總結所述，本論文提出了高耐壓靜電放電箝位電路，並針對面積以及導通效率進行最佳化，分別提出了兩種不同的電路。經量測驗證，提出的箝位電路在不影響電路正常工作下，能有效解決電路在負電壓電源線間的靜電放電問題。
應用於輸出級驅動電路之靜電放電防護設計
(2016) 邱彥璉; Chiu, Yan-Lian
隨著製程演進，晶片微縮，靜電放電(ESD)容易造成晶片內部的電子元件遭受到不可逆之破壞，而所有的微電子產品必須符合此可靠度的規範。因此，靜電放電防護的可靠度議題必須被探討。在積體電路的應用上，本論文設計了幾種新型的靜電放電防護元件，此元件在 0.18um 1.8V/3.3V CMOS製程下實現。透過實驗分析的結果，防護元件可以承受較大的訊號擺幅和能夠耐受 2kV 的人體放電模式之靜電放電測試。為了驗證靜電放電防護元件在實際電路上的效能，本論文使用堆疊元件的輸出級驅動器並搭配嵌入式矽控整流器（Embedded SCR）。一種新型的靜電放電防護設計被提出來，為了改善其靜電放電的防護能力。此電路在 0.18um 1.8V/3.3VCMOS製程下實現。本論文所提出的防護設計經實際驗證，在不影響電路正常操作的情況下，有效改善其靜電放電的防護能力，證明所提出的設計可以改善靜電放電防護的能力。關鍵字：靜電放電，輸出驅動器，矽控整流器
應用於雙電源電路電源間之靜電放電防護設計
(2024) 王宣賀; Wang, Hsuan-Ho
應用於高速電路之π型靜電放電防護設計
(2023) 張群榮; Chang, Chun-Rong
本論文主要研究應用在高速電路之靜電放電防護設計，所有測試電路皆在CMOS製程中完成設計，透過分散式電路設計與低電容防護元件的組合，達到不影響高速性能並提供有效靜電放電防護的效果，並與傳統既有之二極體與矽控整流器做比較。在本論文中，提出了一款新型的電源線觸發之矽控整流器 (PLTSCR)，π-PLTSCR可以不用透過電源線間靜電放電箝制電路 (power-rail ESD clamp circuit) 便能夠達成四個模式 (PS, PD, NS, and ND) 的靜電排放。由於無需使用電源線間靜電放電箝制電路，電路的面積便可以節省45%。本次提出的新型設計，除了可以應用在高速電路的防護，並且還可以省下更多的成本。最後，為了驗證防護電路是否可以真正保護內部電路，本論文使用轉阻放大器 (Trans-impedance amplifier, TIA)，作為被保護的內部電路，分別搭配π-diode、π-SDSCR、π-RTSCR以及π-PLTSCR進行防護，並且進行高頻量測與靜電耐受度量測，確認防護電路的功能是否正常以及其對轉阻放大器的性能影響。透過實驗結果可知，創新設計可以提供給TIA電路6kV的靜電耐受度，且造成的增益下降大約為1dB，並未對性能造成過大影響。
應用於高速電路之靜電放電防護設計
(2021) 戴子鈞; Dai, Zih-Jyun
本論文旨在研究應用於高速積體電路之全晶片靜電放電防護設計，在CMOS製程下實作，以低電容元件搭配分散式電路的設計，並與既有二極體及電晶體元件的設計相比較。隨著內部電路的操作頻率不斷提升，寄生電容造成的訊號損耗嚴重影響電路高頻性能，本篇論文利用兩級分散式電路架構的方式，將單級的防護元件以小尺寸分散至兩級來設計防護電路，以降低每級的元件寄生電容，並在兩級之間以匹配元件降低訊號通過時的損耗，形成π型架構的設計。傳統的π型架構設計使用的是二極體或電晶體元件，本論文提出利用其他低電容矽控整流器元件如堆疊二極體內嵌矽控整流器 (SDSCR) 及電阻觸發式矽控整流器 (RTSCR) 搭配π型架構，組成π-SDSCR與π-RTSCR，來與π型連接的傳統元件進行比較。由實驗結果可知，在20GHz時，創新設計π-SDSCR在單位插入損耗 (S21) 下所達到的二次崩潰電流 (It2) 為傳統設計的1.76倍，π-RTSCR則為傳統設計的1.62倍，相較於傳統架構，本文提出的設計具備更高的ESD防護能力及更低的寄生電容，更適用於高速電路。最後，為了驗證與比較防護電路的性能，本論文也設計了一應用於高速的轉阻放大器 (Trans-impedance amplifier, TIA)，分別搭配傳統π型二極體設計與本論文所提出的防護電路，並進行電路的量測，驗證實際的防護效果及對電路性能的影響。由實驗結果可知，創新設計與傳統設計都能為TIA電路提供4kV的HBM ESD 耐受度，且π-SDSCR在17GHz時的插入損耗僅傳統設計的0.83倍，π-RTSCR則為傳統設計的0.9倍，顯示創新設計在提供足夠ESD耐受度的同時，對電路高頻性能影響更低。
應用於高頻與高壓電路之靜電放電防護設計
(2019) 彭柏維; Peng, Bo-Wei
為了避免積體電路遭受靜電放電的破壞，靜電放電防護元件通常被設計在電路的輸入/輸出端。操作在順偏條件的二極體適合被作為靜電放電防護元件，因此靜電放電防護二極體被廣泛應用在高頻以及高壓電路，然而靜電放電防護二極體的寄生電容卻嚴重地影響電路的高頻特性，導致信號不斷流失，為了解決信號損失的問題，靜電放電防護二極體的寄生電容必須被最小化。然而，防護元件的寄生電容能夠縮小的範圍仍然有限，一個元件同時擁有足夠的靜電放電防護能力以及小的寄生電容是相當困難的。因此，本論文提出一種低損耗焊墊的結構，能夠有效降低防護元件對高頻的影響，透過LC共振原理使K/Ka-bands中的信號損失降至最低。低損耗焊墊搭配靜電放電防護雙二極體已被實現在0.18μm互補式金氧半製程中，從高頻量測中證實，所提出之結構的信號損失較傳統結構低了六至十倍。最後，藉由各項靜電放電耐受度測試驗證，所提出之結構能夠擁有足夠高的靜電放電防護能力。由於二極體為單向導通元件，僅適合提供一個靜電放電的路徑，需額外加入靜電放電箝制電路才能提供電路完整的防護，然而靜電放電電流透過靜電放電箝制電路排放，通常需要較遠的距離。因此，本論文提出一種雙向導通的P型二極體結構，藉由PN接面的空乏區控制其通道，當靜電放電事件發生時，通道的空乏區將消失並排放靜電電流，而在正常工作中，空乏區應切斷其通道並有足夠低的漏電流，在高壓的應用中，橫向雙擴散電晶體經常被作為靜電放電防護元件，然而橫向雙擴散電晶體的結構複雜且不易設計，使得高壓操作中的靜電放電防護設計受到挑戰。二極體不但結構簡單且有足夠的靜電放電耐受度，因此本論文針對二極體的結構去進行改良，所提出的P型空乏二極體已被實現在0.50μm互補式金氧半製程中。從直流量測結果證實，在正常工作下P型空乏二極體有足夠低的漏電流，靜電放電耐受度測試中，透過通道排放靜電電流的想法是可行的但仍有需改進的地方。最後一章節的未來工作中將會提及一些改良的結構與想法。
應用於高頻輸入/出端與電源端之靜電放電防護設計
(2021) 傅義全; Fu, Yi-Quan
隨著 CMOS 製程越來越先進，電晶體尺寸微縮，使可操作於更高的工作頻率，但會使電晶體對於靜電越來越敏感，靜電放電是影響積體電路可靠度的主要因素，須設計出高耐受度的靜電放電防護電路，避免積體電路遭受靜電轟擊而損壞。靜電放電防護通常設計於輸入/出端，當應用於高頻積體電路中，須具備較低的寄生電容，否則會影響高頻電路的特性，而傳統防護元件選擇簡單的二極體，但操作頻率越來越高時，造成高頻電路特性大幅衰減，因此本論文提出藉由電阻串並聯方式使二極體產生的負載減少，並採用 CMOS 製程實踐，透過各項量測證實在單位面積下有低的高頻訊號流失和擁有足夠高的靜電放電防護能力。因靜電也會由電源端進內部電路，所以必須有電源箝制防護電路，而電源箝制防護電路中的觸發機制被用來判斷靜電是否發生，但當內部電路上電的時間常數與靜電相近時，電阻-電容充放電機制會使排放靜電的元件意外導通，造成電源端的訊號極大流失。因此，本論文使用 CMOS 製程實踐現有電源箝制電路，分析不同的靜電放電耐受度測試、正常上電與快速上電時的可行性。
收發轉換器之靜電放電防護設計
(2023) 葉庭炘; Yeh, Ting-Hsin
傳統雙二極體靜電放電防護架構已被廣泛運用在各個電路之中，但在現在晶片追求越來越小的情況，勢必得縮小其使用面積。本篇論文研究主旨是針對位在射頻電路最前端的收發轉換器電路設計全晶片靜電放電防護電路。在防護電路裡所選擇的元件大小是影響防護能力的重要關鍵，本論文防護電路所選用的電感及電源線間靜電放電箝制電路也會影響其保護能力。為了驗證元件對於防護能力的差別，本論文在0.18um CMOS製程下，設計了10種不同佈局結構的測試電感及一組電源線間靜電放電箝制電路，並透過傳輸線脈衝及人體放電模型的測試來去驗證其耐受度的差別。另外在電源線間靜電放電箝制電路方面，也增加了在不同溫度下最大可承受靜電槍抨擊的次數測試，來驗證在不同溫度下電源線間靜電放電箝制電路的耐受度差別。本論文利用二極體擺放位置的不同，設計了一種並聯二極體的靜電放電防護設計，將二極體與收發轉換器的內部電路結合。與先前參考論文所提出的傳統雙二極體靜電放電防護架構來去做比較之下，傳統雙二極體靜電放電防護架構面積為0.25*0.225 mm2，而本篇論文所提出的並聯二極體靜電放電防護架構面積為0.25*0.17 mm2，這可以有效降低使用面積20%且有至少可以承受人體放電模型3kV的靜電防護能力。
極低寄生電容之靜電放電防護設計
(2018) 黃國倫; Huang, Guo-Lun
本篇論文研究主軸為極低寄生電容之全晶片靜電放電防護設計，採用0.18-μm之CMOS以及SiGe BiCMOS製程，並實際搭配所設計的靜電放電防護元件應用至不同頻段的低雜訊放大器。在CMOS製程設計堆疊式二極體內嵌入式矽控整流器，該元件有小的佈局面積、低寄生電容、以及高耐受度。將堆疊式二極體內嵌入式矽控整流器應用至操作在24-GHz的低雜訊放大器，並驗證全晶片靜電放電防護設計。使用BiCMOS製程設計垂直式NPN元件，降低元件的觸發電壓，並將垂直式NPN元件加在2.4-GHz低雜訊放大器上模擬電路特性。