黃文吉Wen-Jyi Hwang洪嘉隆Chia-Lung Hung2019-09-052012-7-272019-09-052009http://etds.lib.ntnu.edu.tw/cgi-bin/gs32/gsweb.cgi?o=dstdcdr&s=id=%22GN0696470291%22.&%22.id.&http://rportal.lib.ntnu.edu.tw:80/handle/20.500.12235/106724中文摘要 本論文針對競爭式學習(competitive learning，CL)提出了一個全新的管線化(pipeline)架構，能夠有效的加速學習時間，此架構提出了神經元交換(swapping)的機制，來達到了不同訓練向量之間能夠同時進行神經元的競爭，有效增加神經元競爭階段時期的效能。而在神經元更新無可避免的除法部分，我們採用了查表式除法(lookup-table based division)，能夠在很低的面積複雜度之下依然擁有很高的精確度，同時有效的降低耗時的除法運算。 此架構以現場可程式邏輯陣列(field programmable gate array，FPGA)為實現平台，我們已測量出以Nios軟核心中央處理器執行此新管線化架構所需的CPU時間，而實驗結果顯示出了CPU時間遠遠低於未搭配硬體電路的Pentium IV處理器。可程式邏輯陣列競爭式學習