電機工程學系

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http://rportal.lib.ntnu.edu.tw/handle/20.500.12235/85

歷史沿革

本系成立宗旨在整合電子、電機、資訊、控制等多學門之工程技術，以培養跨領域具系統整合能力之電機電子科技人才為目標，同時配合產業界需求、支援國家重點科技發展，以「系統晶片」、「多媒體與通訊」、與「智慧型控制與機器人」等三大領域為核心發展方向，期望藉由學術創新引領產業發展，全力培養能直接投入電機電子產業之高級技術人才，厚植本國科技產業之競爭實力。

本系肇始於民國92年籌設之「應用電子科技研究所」，經一年籌劃，於民國93年8月正式成立，開始招收碩士班研究生，以培養具備理論、實務能力之高階電機電子科技人才為目標。民國96年8月「應用電子科技學系」成立，招收學士班學生，同時間，系所合一為「應用電子科技學系」。民國103年8月更名為「電機工程學系」，民國107年電機工程學系博士班成立，完備從大學部到博士班之學制規模，進一步擴展與深化本系的教學與研究能量。

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系所網址：https://www.ee.ntnu.edu.tw/

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A 0.6 V low-power 3.5 GHz CMOS low noise amplifier for WiMAX applications

(Wiley-Blackwell, 2012-01-01) Jeng-Han Tsai ; Yi-Jhang Lin ; Hao-Chun Yu

In this letter, a low-voltage and low-power 3.5-GHz low noise ampliﬁer (LNA) is designed and fabricated using TSMC 0.18-lm MS/RF complementary metal-oxide-semiconductor ﬁeld effect transistor (CMOS) technology. The complementary current-reused topology is utilized to achieve low dc power consumption while maintaining reasonable gain performance. Consuming 1.38 mW dc power from 0.6 V supply, the LNA achieves a small signal gain of 16.09 dB and a noise ﬁgure of 4.702 dB at 3.5 GHz. Compared with previously reported LNA, the MMIC has excellent FOM performance. VC 2011 Wiley Periodicals, Inc. Microwave Opt Technol Lett 54:145–147, 2012; View this article online at wileyonlinelibrary.com
A 0.8V SOP-Based Cascade Multibit Delta-Sigma Modulator for Wideband Applications

( 2008-12-03) Chien-Hung Kuo ; Kuan-Yi Lee ; Shuo-Chau Chen

In this paper, a 0.8 V switched-opamp (SOP)-based 2-2 cascade delta-sigma modulator for wideband applications is presented. The first stage uses low-distortion topology to release the requirement of SOP due to only the quantization noise in integrator path. The second stage employs a CIFB structure without the use of summer in front of the quantizer to decrease the power consumption. Double sampling technique combined with the SOP with two output stages is used to promote the clock efficiency. The proposed fourth-order DeltaSigma modulator with CIFFCIFB structure has been implemented in a 0.13 mum CMOS 1P8M technology. The core area excluding PADs is 1.66times1.62 mm2. The peak signal-to-noise plus distortion ratio (SNDR) and dynamic range (DR) of the presented modulator within a 1.1 MHz of bandwidth are 77.9 dB and 85 dB, respectively, under a 20 MHz of clock rate. The power dissipation of the presented DeltaSigma modulator is 15.7 mW at a 0.8 V of supply voltage.
A 0.8V SOP-Based Wideband Fourth-Order Cascade Delta-Sigma Modulator

( 2007-08-01) Chien-Hung Kuo ; Shuo-Chau Cheng
0.9V以下低電壓應用於寬頻之低通三角積分調變器之研製

(行政院國家科學委員會, 2007-07-31) 郭建宏

隨著可攜式電子產品市場的快速成長，以及人們對於產品輕薄短小和電池的長時效性要求，低電壓、低功率積體電路技術發展有愈來愈急迫的需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但卻反而增加類比電路設計的困難。因此，類比電路若要操作在低電壓，又要維持和高電壓相同的性能，對設計者來說是一項很大的挑戰。三角積分調變器這項技術非常適合用來實現高解析度、高準確度的類比數位轉換器，這在通信上有很相當多的應用。在本計劃的研究中，是要設計一個可操作在寬頻、0.9伏特以下的開關運算放大器，進而合成一個低電壓的二階積分器，及一個新的低電壓多位元寬頻的低通三角積分調變器，藉以提升類比數位轉換器在低電壓應用層面，以達到SoC的目標。研究步驟包含以下四個步驟： (1) 第一部份提出符合需求的高階多位元類比數位轉換器架構，並在回授路徑不匹配的考量下，利用MATLAB做電路係數的最佳化，求出較佳的電路架構。 (2) 第二部份在元件的非理想特性下，以CMOS技術設計出符合寬頻應用範圍的開關式運算放大器。 (3) 第三部份，以電路特殊技巧設計出僅用一個開關運算放大器合成一個低電壓二階多位元之積分器，以減少晶片所需面積及消耗功率。再利用此二階積分器，結合多位元量化器電路，合成一個低電壓高階多位元之低通寬頻三角積分調變器，以期能有效提高類比數位轉換時的解析度，符合低電壓、高性能應用上的需求。
0.9V低電壓多位元高解析度低通三角積分調變器之研製

(行政院國家科學委員會, 2006-07-31) 郭建宏

隨著可攜式電子產品市場的快速成長，以及人們對於產品輕薄短小和電池的長時效性要求，低電壓、低功率積體電路技術發展有愈來愈急迫的需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但卻反而增加類比電路設計的困難。因此，類比電路若要操作在低電壓，又要維持和高電壓相同的性能，對設計者來說是一項很大的挑戰。三角積分調變器這項技術非常適合用來實現高解析度、高準確度、及窄頻要求的類比數位轉換器，這在音頻及通信上有很相當多的應用。在本計劃的研究中，是要設計一個開關運算放大器合成一個0.9伏特的二階積分器，及一個新的低電壓多位元量化器的架構；並利用此積分器結合低電壓多位元量化器合成一個二階多位元的低通三角積分調變器，藉以提升類比數位轉換器在低電壓應用的解析度，以達到SOC的目標。研究步驟包含以下四個步驟： (1) 第一部份提出符合需求的二階多位元類比數位轉換器架構，並在回授路徑不匹配的考量下，利用MATLAB做電路係數的最佳化，求出較佳的電路架構。 (2) 第二部份在元件的非理想特性下，設計出符合應用範圍的開關式運算放大器規格。並以CMOS技術設計出符合需求的開關式運算放大器。 (3) 第三部份，設計出低電壓多位元之量化器電路，以符合三角積分調變器的應用。 (4) 第四部份，以電路特殊技巧設計出僅用一個開關運算放大器合成一個低電壓二階多位元之積分器，以減少晶片所需面積及消耗功率。再利用此二階積分器，結合多位元量化器電路，合成一個低電壓二階多位元之低通三角積分調變器，以期能有效提高類比數位轉換時的解析度，符合低電壓、高性能應用上的需求。
A 1-V 10.7MHz Fourth-Order Bandpass ΔΣ Modulators Using Two Switched Opamps

(Institute of Electrical and Electronics Engineers�(IEEE), 2004-11-01) Chien-Hung Kuo ; Shen-Iuan Liu

A 1-V 10.7-MHz fourth-order bandpass delta-sigma modulator using two switched opamps (SOPs) is presented. The 3/4 sampling frequency and the double-sampling techniques are adapted for this modulator to relax the required clocking rate. The presented modulator can not only reduce the number of SOPs, but also the number of capacitors. It has been implemented in 0.25- m 1P5M CMOS process with MIM capacitors. The modulator can receive 10.7-MHz IF signals by using a clock frequency of 7.13 MHz. A dynamic range of 62 dB within bandwidth of 200 kHz is achieved and the power consumption of 8.45 mW is measured at 1-V supply voltage. The image tone can be suppressed by 44 dB with respect to the carrier. The in-band third-order intermodulation (IM3) distortion is 65 dBc below the desired signal.
A 1.5-mW, 23.6% frequency locking range,24-GHz injection-locked frequency divider

( 2010-09-30) Yen-Hung Kuo ; Jeng-Han Tsai ; Tian-Wei Huang

A K-band low-power and wideband injection-locked frequency divider (ILFD) using 0.18-μm CMOS technology is presented in this paper. To achieve the wide-locking-range and low-power consumption, the inductive peaking and current-reused techniques are adopted. The measurement results show that the proposed ILFD has a locking range of 5.5 GHz (23.6%), from 20.5 to 26 GHz, at the incident power of 0 dBm, with a very low power consumption of 1.5 mW. Among 180 nm and 130 nm CMOS frequency dividers, the proposed ILFD achieves wide locking range with the lowest dc power and RF injected power at K-band.
A 1.7-mW, 14.4% Frequency Tuning,24GHz VCO with Current-Reused Structure Using 0.18-μm CMOS Technology

( 2009-06-01) Yen-Hung Kuo ; Jeng-Han Tsai ; Tian-Wei Huang
A 1V 82dB Multibit Delta-Sigma Modulator

( 2006-08-11) Chien-Hung Kuo ; Kang-Shuo Chang ; Jing-Shan Jian

This paper proposes a double-sampling multibit delta sigma modulator with a single switched-opamp at a 1V of supply voltage. Two new digital-to-analog converter feedbacks for the low voltage modulator are developed to overcome the driving problem of the switches and minimize the number of capacitors used in the feedbacks of the modulator. The proposed modulator has been implemented with a second-order 3-bit modulator in a 0.18.mu.m 1P6M CMOS process. The measured signal-to-noise ratio and dynamic range of the modulator in a 24kHz of bandwidth are 80dB and 82dB, respectively, under a 2.5MHz of clock rate. The power consumption of the modulator is 1.8mW at 1V of supply voltage.
2-Dimenional Localization Based on Tilt Photographing of a Single CCD Camera

( 2009-02-12) Ming-Yu Cheng ; Chen-Chien Hsu ; Pei-Jun Lee

This paper provides an image-based localization method based on tilt photographing of a single CCD camera. Image captured by the CCD camera is pre-processing to locate the target object in the picture in terms of pixel count deviation from the CCD camera. By using an established formula based on relationship between tilt angle of the CCD camera and distance, coordinate of the target object can be calculated. Experiment results have demonstrated that the feasibility of the proposed approach with satisfactory accuracy in determining the position of the target object.
A 20 to 24 GHz +16.8-dBm fully integrated power amplifier using 0.18-痠 CMOS process

(IEEE Microwave Theory and Techniques Society, 2009-01-01) Yung-Nien Jen ; Jeng-Han Tsai ; Chung-Te Peng ; Tian-Wei Huang

A 20-24 GHz, fully integrated power amplifier (PA) with on-chip input and output matching is realized in 0.18 mum standard CMOS process. By cascading two cascode stages, the PA achieves 15 dB small signal gain, 10.7% power added efficiency, 16.8 dBm output saturation power and high power density per chip area of 0.137 W/mm2, which is believed to be the highest power density to our knowledge. The whole chip area with pads is 0.35 mm2, which is the smallest one compared to all reported paper.
24 GHz CMOS 收發器線性化技術

(行政院國家科學委員會, 2009-07-31) 蔡政翰

本計畫將開發應用於下一代寬頻高速的無線通信系統的24GHz 高線性度收發器積體電路，實現的方法將使用互補式金氧半導體之積體電路技術。計畫目標是研究利用矽基製程技術，開發24GHz 收發器積體電路，包括功率放大器、低雜訊放大器、與混頻器等。並且爲了滿足現今高速無線數位通信系統嚴格的線性度要求，本計畫針對發射器中的關鍵元件，作線性度的分析，並且發展線性化技術，達到在有限的電能消耗下，設計一24GHz CMOS 高線性度收發器的目標。
24 GHz與38 GHz功率放大器及線性化技術研究

( 2019) 洪傳奇 ; Hung, Chuan-Chi

第一顆電路為利用直接匹配技術之38 GHz二級功率放大器，透過傳輸線匹配網路達成輸出功率阻抗匹配、輸入共軛匹配之效果。當操作頻率為38 GHz且功率放大器的VG與VDD為-0.5 V與4 V時，其功率增益(Power gain)約為15.63 dB，飽和輸出功率Psat約為20.31 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為18.9 dBm，靜態電流約為81.5 mA，最大功率附加效率Peak PAE約為23.8 %，整體晶片佈局面積為1.2 mm × 0.8 mm。第二顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用共源極組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.2 V)，量測小訊號增益(S21)約為12.61 dB，輸入輸出反射損耗(S11、S22)分別為-7.81 dB與-13.23 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為14.12 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。第三顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用共源極串級電阻組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.3 V)，量測小訊號增益(S21)約為12.43 dB，輸入輸出反射損耗(S11、S22)分別為-9.3 dB與-12.71 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為13.55 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。第四顆電路為內具線性器之38 GHz二級功率放大器，線性器架構採用疊接組態。當操作頻率為38 GHz且VG為-0.5 V時，在線性器開啟狀態下(Vctrl = -0.4 V)，量測小訊號增益(S21)約為11.56 dB，輸入輸出反射損耗(S11、S22)分別為-9.28 dB與-12.3 dB，三階交互調變失真IMD3在-40 dBc的輸出功率約為14.42 dBm，整體晶片佈局面積為1.2 mm × 0.8 mm。第五顆電路為利用變壓器功率結合技術之38 GHz功率放大器，透過變壓器的功率結合與阻抗轉換特性來達成輸入共軛匹配與輸出功率匹配。當操作頻率為38 GHz且VG1為0.6 V時，功率增益(Power gain)約為15.07 dB，飽和輸出功率Psat約為19.98 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為15.05 dBm，靜態電流約為114 mA，最大功率附加效率Peak PAE約為29.42 %，整體晶片佈局面積為0.47 mm × 0.57 mm。第六顆電路為利用變壓器電流結合技術之24 GHz功率放大器，採用二級功率放大器的方式以提升增益，接著使用變壓器電流結合技術來提高輸出功率。當操作頻率為24 GHz且VG1為1 V時，功率增益(Power gain)約為14.07 dB，飽和輸出功率Psat約為23.9 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為19.07 dBm，靜態電流約為354.06 mA，最大功率附加效率Peak PAE約為13 %，整體晶片佈局面積為0.99 mm × 0.91 mm。
A 24-GHz 3.8-dB NF Low-Noise Amplifier with Built-In Linearizer

( 2010-12-10) Yen-Hung Kuo ; Jeng-Han Tsai ; Wei-Hung Chou ; Tian-Wei Huang

A K-band low-noise amplifier with built-in linearizer using 0.18-μm CMOS technology is presented in this paper. To achieve good linearity at high frequency, a distributed derivative superposition linearization technique is used. The measured results show that the improvement of IIP3 and IM3 are 5.3 dB and 10.6 dB at 24 GHz, respectively. The proposed LNA has a noise figure of 3.8 dB and a peak gain of 13.7 dB while consuming 18 mW dc power. To the best of our knowledge, this is the first LNA with a built-in linearizer above 20 GHz in CMOS.
24-GHz低雜訊放大器之靜電放電防護設計

( 2017) 林孟霆 ; Lin, Meng-Ting

本論文主旨為應用於射頻積體電路之全晶片靜電防護電路，本論文設計了兩種應用於高頻積體電路的靜電放電防護設計，並與先前論文所提出的傳統防護電路來做比較。所下線之晶片皆使用0.18um CMOS製程。傳統靜電放電箝制電路已被廣泛應用於靜電放電防護設計之中，然而其高佈局面積在先進製程中往往會是個麻煩，因此本篇論文利用矽控整流器低佈局面積與優秀靜電防護能力特性，來加以改善傳統電路，而矽控整流器的閂鎖效應與導通速度過慢問題，本論文也提出了解決方法；本論文提出使用內嵌入式矽控整流器二極體串來改良原先P型與N型二極體的靜電放電能力，透過量測結果比較，本論文提出的兩種靜電放電防護設計皆能在單一面積下提供最佳的靜電耐受度並擁有且較低損耗值。為了驗證靜電防護電路應用於高頻電路的實際功用，本論文也設計了24GHz低雜訊放大器並搭配適當尺寸的防護電路，在量測結果中，本論文所提出的防護設計並不會影響高頻電路之響應。
A 25-55 GHz CMOS sub-harmonic direct-conversion mixer for BPSK demodulator

( 2008-12-20) Jeng-Han Tsai ; Chieh-Cheng Wang

In this paper, a sub-harmonic direct-conversion Gilbert-cell mixer using 0.13-frac14m CMOS technology for BPSK demodulator is presented. For sub-harmonically pumping, a four-way quadrature divider using 90deg coupler and 180deg balun is implemented in the CMOS process [6]. For wide bandwidth, distributed transconductance stage design and high impedance compensation line are incorporated into the sub-harmonic Gilbert-cell design. The presented sub-harmonic Gilbert-cell mixer achieves an excellent conversion gain flatness of-5.5 plusmn1.5 dB from 25 to 55 GHz. Finally, the direct-conversion sub-harmonic Gilbert-cell mixer is used as a BPSK demodulator and features good demodulation quality.
A 25-75-GHz broadband Gilbert-cell mixer using 90-nm CMOS technology

(IEEE Microwave Theory and Techniques Society, 2007-04-01) Jeng-Han Tsai ; Pei-Si Wu ; Chin-Shen Lin ; Tian-Wei Huang ; John G.J. Chern ; Wen-Chu Huang ; Huei Wang

A compact and broadband 25-75-GHz fully integrated double-balance Gilbert-cell mixer using 90-nm standard mixed-signal/radio frequency (RF) CMOS technology is presented in this letter. A broadband matching network, LC ladder, for Gilbert-cell mixer transconductance stage design is introduced to achieve the flatness of conversion gain and good RF port impedance match over broad bandwidth. This Gilbert-cell mixer exhibits 3plusmn2dB measured conversion gain (to 50-Omega load) from 25 to 75GHz with a compact chip size of 0.30mm2. The OP1 dB of the mixer is 1dBm and -4dBm at 40 and 60GHz, respectively. To the best of our knowledge, this monolithic microwave integrated circuit is the highest frequency CMOS Gilbert-cell mixer to date
28 GHz I/Q調變器與單邊帶混頻器設計

( 2022) 魏庚生 ; Wei, Geng-Sheng

隨著第五代行動通訊技術的發展，毫米波升降頻收發機扮演著重要的角色，其中發射機需將基頻訊號升頻至毫米波頻段後，再透過相位陣列(Phased Array)天線進行無線傳輸，因此調變器與混頻器成為不可或缺的元件。近年來得益於互補式金氧半導體製程(CMOS)的進步，CMOS具有低功率消耗、低成本及高整合度的優勢，且已經可以與大部分的射頻電路整合在一塊。本論文將使用TSMC 90-nm CMOS RF製程與TSMC 65-nm CMOS RF製程，設計實現28 GHz I/Q調變器與單邊帶混頻器。第一個電路為28 GHz I/Q調變器，以I/Q調變訊號的方式饋入兩顆混頻器來消除鏡像訊號，並透過加入匹配來達成寬頻的鏡像拒斥比。量測與模擬之特性貼近。當電晶體偏壓為0.35 V，LO驅動功率為3 dBm時，頻帶為25~32 GHz，增益範圍為-9.4 ± 0.5 dB，鏡像拒斥比則有-30 dBc，整體晶片佈局面積為730 μm × 700 μm。第二個電路為28 GHz單邊帶混頻器，藉由給予兩顆混頻器正交訊號，將相位差180°的輸出訊號合成後，會達到鏡像抑制之功能。由於LO端匹配電容對於製程變異相當敏感，因此最後實現的單邊帶混頻器有頻飄的狀況。當電晶體偏壓為0.35 V，LO驅動功率為3 dBm時，頻帶為23~28 GHz，增益範圍為-22.5 ± 0.5 dB，鏡像拒斥比則有-30 dBc，整體晶片佈局面積為755 μm × 730 μm。
28 GHz 向量合成式相移器與低雜訊放大器設計

( 2020) 沈柏均 ; Shen, Po-Chun

隨著第五代行動通訊(5th Generation Mobile Networks, 5G)帶動高速通訊的發展，資料傳輸需要更寬的頻寬來滿足大量傳輸需求，傳輸頻段必須往更高頻段移動，因此高頻訊號先天路徑損耗較大的問題變成必須克服的難題，本論文主要研究毫米波相位陣列系統之接收端電路設計，利用波束成形(Beamforming)技術來解決高頻傳輸路徑損耗過大問題。第一顆電路介紹28GHz向量合成式相移器，電路採用0.18-μm 1P6M CMOS process實現，正交相位產生器使用正交耦合器和Marchand Balun組成。直流功率消耗為15.31 mW。整體晶片面積0.925 mm × 0.560 mm，操作頻率為26GHz至32GHz。在28GHz頻率上，插入損耗在9.8dB到19.5dB之間、RMS相位誤差為8.3°、RMS振幅誤差為3.8 dB。量測結果相位誤差較不理想，推測是耦合器與balun之間阻抗不連續造成。第二顆電路介紹28GHz向量合成式相移器，旨在修正前一顆電路之正交相位產生器相位失準，在耦合器與balun之間加入匹配電感，使其阻抗連續。直流功率消耗為15.31 mW。整體晶片面積為0.925 mm × 0.555 mm，操作頻率為26GHz至32GHz。在28GHz頻率上，插入損耗在10.8dB到11.3dB之間，輸入反射係數為 -21.3 dB、輸出反射係數為 -8.4 dB、均方根相位誤差為0.64°、均方根振幅誤差為0.12 dB。第三顆電路將介紹28GHz低雜訊放大器，為兩級串接疊接組態，本設計考量疊接組態增益以及雜訊指數，利用匹配電感使疊接組態之雜訊指數降低增益提高，並使用源極退化電感，以同時達到雜訊匹配以及共軛匹配。使用0.18-μm 1P6M CMOS process實現，供應電壓為2.4V，消耗功率為10.58 mW。整體晶片面積為0.650mm × 0.585 mm，量測結果增益在26.3 GHz 時有最大值15.7 dB，雜訊指數在28.5 GHz 的時候有最小值5.98 dB。線性度之量測結果，在量測頻率為27 GHz 時OP1dB為-1.9 dBm，在頻率28 GHz 時OP1dB為-1.7 dBm。
28GHz砷化鎵增強型pHEMT功率放大器與PIN二極體切換器設計

( 2021) 謝雲岳 ; Hsieh, Yun-Yueh

第一顆電路為內具線性器之28 GHz二級功率放大器，透過傳輸線匹配網路達成輸出功率阻抗匹配、輸入共軛匹配之效果。當VG = 0.5 V時，且線性器為關閉狀態(Vctrl = 0 V)時，在頻率為28 GHz下，其功率增益(Power gain)約為21.16 dB，飽和輸出功率Psat約為24.63 dBm，1-dB增益壓縮點之輸出功率(OP1dB)約為24.01 dBm，最大功率附加效率Peak PAE約為36.41 %，而當線性器為開啟狀態((Vctrl1 = 0.35 V、Vctrl2 = 0.15 V)且頻率為28 GHz時，IMD3在-40 dBc時的輸出功率為16 dBm，整體晶片佈局面積為1 mm × 2 mm。第二顆電路為28 GHz PIN二極體切換器，採用四分之一波長線的SPDT架構。當操作頻率為28 GHz且VON為-4 V、VOFF為1.3 V時，插入損耗約為2.15 dB，輸入輸出反射損耗(S11、S22)分別為14.07 dB與9.92 dB，0.1-dB增益壓縮點之輸入功率(IP0.1dB)約為17 dBm，整體晶片佈局面積為1 mm × 1 mm。

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